半导体封装制造技术

一种半导体封装，包括：重分布衬底，具有彼此相对的第一表面和第二表面；半导体芯片，安装在重分布衬底的第一表面上；下凸块互连层，位于重分布衬底的第二表面上；电子器件，安装在下凸块互连层上；以及焊料凸块，设置在下凸块互连层上并与电子器件水平间隔开。下凸块互连层包括分别与电子器件和焊料凸块连接的导电图案、以及覆盖导电图案的钝化层。钝化层包括设置在电子器件和焊料凸块之间的多个沟槽。括设置在电子器件和焊料凸块之间的多个沟槽。括设置在电子器件和焊料凸块之间的多个沟槽。

【技术实现步骤摘要】
半导体封装
[0001]相关申请的交叉引用
[0002]本申请要求于2021年9月29日向韩国知识产权局递交的韩国专利申请10
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2021
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0128893的优先权，其全部内容通过引用合并于此。


[0003]本公开涉及半导体封装及其制造方法，并且更具体地，涉及安装有半导体芯片和电子器件的半导体封装及其制造方法。

技术介绍

[0004]集成电路芯片可以以半导体封装的形式实现，以便适当地应用于电子产品。在典型的半导体封装中，半导体芯片可以安装在印刷电路板(PCB)上并且可以通过接合线或凸块电连接到PCB。随着电子工业的发展，对电子产品的小型化、轻量化和多功能化提出了要求，因此已经研究了各种技术来提高半导体封装的可靠性和集成密度以及减小半导体封装的尺寸。

技术实现思路

[0005]本专利技术构思的实施例可以提供具有优良可靠性的半导体封装及其制造方法。
[0006]本专利技术构思的实施例还可以提供能够容易地减小其尺寸并且容易地提高其集成密度的半导体封装及其制造方法。
[0007]在一个方面，一种半导体封装可以包括：重分布衬底，具有彼此相对的第一表面和第二表面；半导体芯片，安装在重分布衬底的第一表面上；下凸块互连层，位于重分布衬底的第二表面上；电子器件，安装在下凸块互连层上；以及焊料凸块，设置在下凸块互连层上并与电子器件水平间隔开。下凸块互连层可以包括分别与电子器件和焊料凸块连接的导电图案、以及覆盖导电图案的钝化层。钝化层可以包括设置在电子器件和焊料凸块之间的多个沟槽。
[0008]在一个方面，一种半导体封装可以包括：下凸块互连层、安装在该下凸块互连层上的电子器件、以及被布置为在下凸块互连层上围绕电子器件的多个焊料凸块。下凸块互连层可以包括：分别与电子器件和多个焊料凸块连接的导电图案、以及覆盖导电图案的钝化层。电子器件可以具有在与钝化层的顶面平行的第一方向上彼此相对的第一侧表面和第二侧表面。钝化层可以包括：第一沟槽组，设置在电子器件的第一侧表面与多个焊料凸块的相应焊料凸块之间；以及第二沟槽组，设置在电子器件的第二侧表面与多个焊料凸块的相应焊料凸块之间。第一沟槽组和第二沟槽组中的每个沟槽可以具有沿与钝化层的顶面平行并且与第一方向相交的第二方向延伸的线形。
[0009]在一个方面，一种半导体封装可以包括：下凸块互连层、安装在该下凸块互连层上的电子器件、以及设置在该下凸块互连层上并与电子器件水平间隔开的焊料凸块。下凸块互连层可以包括：与电子器件和焊料凸块连接的导电图案、以及覆盖导电图案的钝化层。钝
化层可以包括设置在电子器件和焊料凸块之间的多个沟槽。电子器件可以与焊料凸块间隔开第一距离。多个沟槽可以位于距焊料凸块的第二距离内，并且第二距离可以是第一距离的一半。
附图说明
[0010]根据下列结合附图的简要描述，将更清楚地理解示例实施例。附图表示本文所述的非限制性示例实施例。
[0011]图1是示出了根据本专利技术构思的一些实施例的半导体封装的平面图。
[0012]图2是根据一些实施例的沿图1的线I
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I
′
截取的截面图。
[0013]图3是图2的部分“A”的放大图。
[0014]图4和图5是示出了根据本专利技术构思的一些实施例的半导体封装的平面图。
[0015]图6是示出了根据本专利技术构思的一些实施例的半导体封装的截面图。
[0016]图7和图8是示出了制造根据本专利技术构思的一些实施例的半导体封装的方法的截面图。
[0017]图9是示出了根据本专利技术构思的一些实施例的半导体封装的截面图。
[0018]图10和图11是示出了制造根据本专利技术构思的一些实施例的半导体封装的方法的截面图。
[0019]图12是示出了根据本专利技术构思的一些实施例的半导体封装的截面图。
[0020]图13和图14是示出了制造根据本专利技术构思的一些实施例的半导体封装的方法的截面图。
[0021]图15是示出了根据本专利技术构思的一些实施例的半导体封装的截面图。
[0022]图16是示出了制造根据本专利技术构思的一些实施例的半导体封装的方法的截面图。
具体实施方式
[0023]现在将参考附图更充分地描述本专利技术构思的示例实施例。
[0024]图1是示出了根据本专利技术构思的一些实施例的半导体封装的平面图。图2是沿图1的I
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I
’
线截取的截面图，并且图3是图2的部分“A”的放大图。为了便于说明，图3中省略了图2的组件。
[0025]参考图1和图2，半导体封装1000可以包括：下结构10、位于该下结构10上的重分布衬底20、位于该重分布衬底20上的下凸块互连层30、位于该下凸块互连层30上的电子器件40和焊料凸块50(例如，多个焊料凸块)、以及介于该下凸块互连层30与该电子器件40之间的底部填充层45。下结构10可以包括或可以是印刷电路板、半导体芯片或半导体封装。
[0026]重分布衬底20可以具有彼此相对的第一表面20a和第二表面20b。下结构10可以设置在重分布衬底20的第一表面20a上，而下凸块互连层30可以设置在重分布衬底20的第二表面20b上。重分布衬底20可以包括重分布图案22和24以及覆盖该重分布图案22和24的重分布绝缘层26。重分布图案22和24可以包括：在垂直于重分布衬底20的第一表面20a的方向上彼此间隔开的重分布线22、以及连接到重分布线22的重分布接触部24。重分布线22可以通过重分布接触部24彼此电连接。重分布线22可以在平行于重分布衬底20的第一表面20a的水平方向上沿长度方向延伸，并且重分布接触部24可以在竖直方向上沿长度方向延伸穿
过重分布层26。被描述为在特定方向上“沿长度方向”延伸的物品、层或者物品或层的部分具有在该特定方向上的长度和与该方向垂直的宽度，其中长度大于宽度。重分布图案22和24可以包括金属材料(例如，铜、钛和/或其合金)或者可以由其形成，并且重分布绝缘层26可以包括光敏聚合物或者可以由光敏聚合物形成。重分布绝缘层26可以由多个堆叠层形成，每个堆叠层具有相同的材料。下结构10可以与重分布图案22和24的相应重分布图案(例如，相应重分布接触部24)电连接。下结构10可以通过相应的重分布图案(例如，相应的重分布接触部24)电连接到重分布衬底20。“电连接”是指两个导电组件连接在一起，使得电压或电流可以从一个传递到另一个。
[0027]下凸块互连层30可以包括：导电图案32和34、以及覆盖该导电图案32和34的钝化层36。下凸块互连层30可以是紧邻与其连接的凸块(例如，焊料凸块)的层。导电图案32和34可以包括导电焊盘32和连接到该导电焊盘32的导电接触部34。钝化层36可以暴露导电焊盘32中的每一个的至少一部分。导电接触部34可以设置在导电焊盘32下方和钝化层36中，并且可以连接到导电焊盘32。导电接触部34可以与重分布图案22和24的相应重分布图案(本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体封装，包括：重分布衬底，具有彼此相对的第一表面和第二表面；半导体芯片，安装在所述重分布衬底的第一表面上；下凸块互连层，位于所述重分布衬底的第二表面上；电子器件，安装在所述下凸块互连层上；以及焊料凸块，设置在所述下凸块互连层上并与所述电子器件水平间隔开，其中，所述下凸块互连层包括：导电图案，分别连接到所述电子器件和所述焊料凸块；以及钝化层，覆盖所述导电图案，并且其中，所述钝化层包括设置在所述电子器件与所述焊料凸块之间的多个沟槽。2.根据权利要求1所述的半导体封装，其中，所述多个沟槽中的每一个从所述钝化层的第一表面延伸到所述钝化层中并朝向所述钝化层的面对所述重分布衬底的第二表面延伸。3.根据权利要求2所述的半导体封装，还包括：底部填充层，位于所述下凸块互连层与所述电子器件之间，其中，所述底部填充层延伸到所述钝化层的第一表面上并填充所述多个沟槽的至少一部分。4.根据权利要求1所述的半导体封装，其中，所述多个沟槽包括：第一沟槽，在所述多个沟槽中最靠近所述焊料凸块；以及第二沟槽，在所述多个沟槽中最远离所述焊料凸块，其中，相比于距所述电子器件，所述第二沟槽距所述焊料凸块更近，并且所述第一沟槽设置在所述焊料凸块与所述第二沟槽之间。5.根据权利要求1所述的半导体封装，其中，所述电子器件与所述焊料凸块间隔开第一距离，其中，所述多个沟槽位于距所述焊料凸块的第二距离内，并且所述第二距离是所述第一距离的一半。6.根据权利要求1所述的半导体封装，其中，所述多个沟槽中的每个沟槽在与所述钝化层的顶面平行的方向上具有宽度，并且其中，所述多个沟槽中的每个沟槽的宽度是在25μm至100μm范围内的宽度。7.根据权利要求6所述的半导体封装，其中，所述多个沟槽中的一对相邻沟槽之间的距离在25μm至100μm的范围内。8.根据权利要求1所述的半导体封装，其中，所述焊料凸块是多个焊料凸块之一，其中，当在平面图中观察时，所述焊料凸块被布置为围绕所述电子器件，并且其中，所述多个沟槽设置在所述多个焊料凸块与所述电子器件之间。9.根据权利要求8所述的半导体封装，其中，所述电子器件具有在与所述钝化层的顶面平行的第一方向上彼此相对的第一侧表面和第二侧表面，其中，所述多个沟槽包括：第一沟槽组，设置在所述电子器件的第一侧表面与所述多个焊料凸块中的相应焊料凸块之间；以及第二沟槽组，设置在所述电子器件的第二侧表面与所述多个焊料凸块中的相应焊料凸块之间；并且其中，所述第一沟槽组和所述第二沟槽组中的每个沟槽具有沿与所述钝化层的顶面平行并且与所述第一方向相交的第二方向延伸的线形。10.根据权利要求9所述的半导体封装，其中，所述电子器件具有在所述第二方向上彼
此相对的第三侧表面和第四侧表面，其中，所述多个沟槽包括：第三沟槽组，设置在所述电子器件的第三侧表面与所述多个焊料凸块中的相应焊料凸块之间；以及第四沟槽组，设置在所述电子器件的第四侧表面与所述多个焊料凸块中的相应焊料凸块之间；并且其中，所述第三沟槽组和所述第四沟槽组中的每个沟槽具有沿所述第一方向延伸的线形。11.根据权利要求8所述的半导体封装，其中，当在平面图中观察时，所述多个沟槽中的每一个具有围绕所述电子器件的环形。12.根据权利要求1所述的半导体封装，还包括：基底衬底，设置在所述重分布衬底的第一表面上，所述基底衬底包括贯穿所述基底衬底的衬底孔；以及贯穿所述基...

【专利技术属性】
技术研发人员：李奇柱，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：