利用凸块间距尺度的穿玻璃芯过孔间距来实现衬底层数减少制造技术

本公开内容涉及利用凸块间距尺度的穿玻璃芯过孔间距来实现衬底层数减少。本文公开的实施例包括电子封装。在实施例中，一种电子封装包括封装衬底，其中封装衬底包括：芯衬底。在实施例中，芯衬底包括玻璃。在实施例中，过孔穿过所述芯衬底。在实施例中，管芯耦接到封装衬底，其中，管芯包括IO接口。在实施例中，IO接口电耦接到过孔，并且过孔在管芯的占有面积之内。内。内。

【技术实现步骤摘要】
利用凸块间距尺度的穿玻璃芯过孔间距来实现衬底层数减少


[0001]本公开内容的实施例涉及电子封装，并且更具体而言涉及能够实现第一级互连(FLI)凸块间距尺度的穿玻璃芯过孔(bump pitch scale through glass core via)的电子封装。

技术介绍

[0002]标准有机衬底将管芯第一级互连(FLI)凸块尺度间距(例如，100μm到150μm)扇出到更大的第二级互连(SLI)间距(例如，400μm到1000μm)。对于空间因管芯与封装边缘之间的信号扇出而受到约束的大管芯封装比(die to package ratio)而言，衬底层数可以由高密度前侧信号布线的占有面积支配。典型地，芯具有激光通孔(laser through hole，LTH)过孔或电镀通孔(plated through hole，PTH)过孔。对于标准的管芯与有机封装芯片附着FLI而言，通常将LTH过孔间距限制为FLI间距的2倍
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3倍。对于标准的管芯与有机封装芯片附着FLI而言，通常将PTH过孔间距限制为FLI间距的3倍
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【技术保护点】

【技术特征摘要】
1.一种电子封装，包括：封装衬底，其中，所述封装衬底包括：芯衬底，其中，所述芯衬底包括玻璃；以及穿过所述芯衬底的过孔；以及耦接到所述封装衬底的管芯，其中，所述管芯包括IO接口，其中，所述IO接口电耦接到所述过孔，并且其中，所述过孔在所述管芯的占有面积之内。2.根据权利要求1所述的电子封装，其中，所述过孔在所述IO接口的占有面积之内。3.根据权利要求1或2所述的电子封装，其中，过孔包括沙漏形截面、锥形截面或矩形截面。4.根据权利要求1或2所述的电子封装，其中，所述封装衬底还包括：所述芯衬底和所述管芯之间的前侧层；以及所述芯衬底下方的后侧层。5.根据权利要求4所述的电子封装，其中，所述IO接口通过穿过所述前侧层的没有任何横向位移的竖直连接而耦接到所述过孔。6.根据权利要求5所述的电子封装，其中，所述过孔通过穿过所述后侧层的电气路径而耦接到所述后侧层上的焊盘。7.根据权利要求6所述的电子封装，其中，所述电气路径包括横向位移。8.根据权利要求1或2所述的电子封装，其中，所述管芯还包括计算核心，其中，所述计算核心电耦接到所述封装衬底的前侧上的电源电路。9.根据权利要求1或2所述的电子封装，其中，所述IO接口在所述管芯的边缘处。10.一种电子封装，包括：封装衬底，包括：芯衬底，其中，所述芯衬底包括玻璃；所述芯衬底上方的前侧层，其中，所述前侧层包括电介质材料；所述前侧层上的第一焊盘；所述芯衬底下方的后侧层，其中，所述后侧层包括所述电介质材料；以及所述后侧层上的第二焊盘，其中，所述第一焊盘中的各个第一焊盘通过穿过所述芯衬底的过孔而耦接到所述第二焊盘中的对应第二焊盘；以及耦接到所述封装衬底的管芯，其中，所述管芯包括：逻辑核心；以...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：