在相同的堆积层上具有定制的可变金属厚度的电子封装架构制造技术

本文中公开的实施例包括电子封装以及形成此类电子封装的方法。在实施例中，电子封装包括多个堆叠层。在实施例中，第一迹线在第一层上，其中，第一迹线具有第一厚度。在实施例中，第二迹线在第一层上，其中，第二迹线具有大于第一厚度的第二厚度。在实施例中，第二层在第一迹线和第二迹线之上。第一迹线和第二迹线之上。第一迹线和第二迹线之上。

【技术实现步骤摘要】
在相同的堆积层上具有定制的可变金属厚度的电子封装架构


[0001]本公开的实施例涉及电子封装，并且更特别地，涉及在单个堆积层（buildup layer）上具有非均匀金属厚度的电子封装。

技术介绍

[0002]为了提供改善的电力输送性能，使电力输送迹线比信令迹线厚可能是必要的。即，在电子封装的单个层内，可能期望具有不同厚度的迹线。目前，此类双厚度迹线可以用双图案化工艺来制造。第一光刻步骤形成薄特征件（feature），而第二光刻步骤用于形成较厚特征件。由于两次光刻操作，因此这种方法增加了额外的不对准。另外，较厚特征件的截面一般具有圆顶形状。
[0003]除了需要在电子封装衬底的堆积层内的双金属厚度之外，出于各种原因，还希望在第一级互连（FLI）上具有非均匀厚度。特别地，阻焊剂开口焊盘尺寸的变化会导致凸块高度变化。即，与较大的阻焊剂开口焊盘尺寸相比，小的阻焊剂开口焊盘可能具有更少的焊料。焊料体积的差异可能会导致凸块高度变化。可以利用FLI焊盘厚度变化来校正凸块高度变化。
附图说明
[0004]图1A
‑
1C是用于形成具有非均匀厚度的迹线的方法的截面图示。
[0005]图2A是根据实施例的具有第一迹线和第二迹线的封装衬底的截面图示，所述第一迹线具有第一厚度，所述第二迹线具有第二厚度。
[0006]图2B是根据实施例的具有第一迹线、第二迹线和第三迹线的封装衬底的截面图示，所述第一迹线具有第一厚度，所述第二迹线具有第二厚度，所述第三迹线具有第三厚度。
[0007]图3A
‑
3G是根据实施例的描绘用于形成具有非均匀厚度的迹线的工艺的截面图示。
[0008]图4A
‑
4F是根据实施例的描绘用于形成具有非均匀厚度的迹线的工艺的截面图示。
[0009]图5是根据实施例的具有封装衬底的电子系统的截面图示，所述封装衬底具有迹线，所述迹线具有非均匀厚度。
[0010]图6A是根据实施例的具有第一级互连（FLI）的封装衬底的截面图示，所述第一级互连（FLI）具有非均匀焊盘厚度。
[0011]图6B是根据实施例的具有第一FLI和第二FLI的电子系统的截面图示，所述第一FLI具有第一厚度，所述第二FLI具有第二厚度。
[0012]图6C是根据实施例的具有用于第一管芯的第一FLI和用于第二管芯的第二FLI的电子系统的截面图示。
[0013]图7A是具有非均匀焊料厚度的封装衬底的截面图示。
[0014]图7B是具有FLI的封装衬底的截面图示，所述FLI具有非均匀凸块高度。
[0015]图8是根据实施例的具有FLI的封装衬底的截面图示，所述FLI具有非均匀阻焊剂开口和均匀凸块高度。
[0016]图9A
‑
9I是根据实施例的描绘用于形成具有非均匀阻焊剂开口和均匀凸块高度的电子封装的工艺的截面图示。
[0017]图10是根据实施例构建的计算装置的示意图。
具体实施方式
[0018]本文中描述的是根据各种实施例的在单个堆积层上具有非均匀金属厚度的电子封装。在以下描述中，将使用本领域技术人员通常用来向本领域其他技术人员传达他们的工作实质的术语来描述说明性实现的各个方面。然而，对于本领域技术人员而言将显而易见的是，可以在所描述的方面中的一些方面的情况下实践本专利技术。出于解释的目的，阐述了具体的数字、材料和配置，以便提供对说明性实现的透彻理解。然而，对于本领域技术人员而言将显而易见的是，可以在没有具体细节的情况下实践本专利技术。在其它情况下，省略或简化了公知的特征，以免模糊说明性实现。
[0019]各种操作将依次以最有助于理解本专利技术的方式被描述为多个离散操作，然而，描述的顺序不应被解释为暗示这些操作必然是顺序相关的。特别地，这些操作不需要按照呈现的顺序执行。
[0020]如上所述，封装衬底层内的可变厚度迹线可能够实现电力输送性能的改善。例如，电力输送迹线可以比信令迹线厚，以便降低电力输送迹线的电阻。图1A
‑
1C是用于在一层内形成可变厚度迹线的现有工艺的截面图示。如图1A中所示，在堆积层105之上在第一抗蚀剂107内设置一组迹线112
A
‑
112
C
。利用第一光刻工艺将第一抗蚀剂107图案化，以制作迹线112
A
‑
112
C
。在第一光刻工艺之后，剥离第一抗蚀剂107，并在迹线112
A
‑
112
C
之上沉积第二抗蚀剂108。如图1B中所示，在迹线112
B
和迹线112
C
之上形成第二开口。覆盖第一迹线112
A
，因为将不会在厚度上增加它。在实施例中，迹线112
B
之上的开口用于提供到迹线112
B
的通孔（via）。在迹线112
C
之上的开口比迹线112
C
宽。因此，可以形成宽的厚迹线。如图1C所示，通孔112
B
’
在迹线112
B
之上，而迹线112
C
’
设置在迹线112
C
之上。
[0021]诸如图1A
‑
1C中所示的双图案化工艺之类的双图案化工艺具有显著的缺点。一个问题是，低铜密度区域的电镀（像第二次镀覆操作的情况那样）是不容小视的。特别地，此类镀覆工艺将可能导致将不利于平面化工艺的较大的铜厚度变化。另外，由于两次光刻操作，第一次光刻操作用于定义薄迹线，而第二次光刻操作用于定义厚迹线，因此会造成额外的不对准。这导致厚特征件和薄特征件之间的较大的间距规则。因此，在某些产品设计中可能存在不可用的宝贵的有效面积（real estate）的浪费。在一些情况下，双图案化工艺还会导致具有圆顶形截面的迹线112
C
和112
C
’
。即，在一些镀覆工艺中，矩形截面可能是不可能的。
[0022]因此，本文中公开的实施例包括一种用于使用单次图案化工艺来形成非均匀迹线厚度的工艺。在实施例中，通过在光刻图案内并入具有不同电阻的不同金属种子类型的区域，可以创建在同一金属化层内的厚图案和薄图案。这可以通过沉积多个种子层来实现。然后，可以在光刻图案之后进行激光烧蚀操作以选择性地去除最顶层种子层，或者进行光刻定义的湿式种子蚀刻操作以选择性地去除最顶层种子层。这导致在光刻图案内形成不同电
阻的区域。高电阻区域在镀覆期间形成薄特征件，而低电阻区域在镀覆期间形成厚图案。在特定实施例中，首先形成钛种子层，并且然后在钛种子层之上形成铜种子层。然后，剥离铜种子层中期望薄特征件的选定位置，以暴露较高电阻的钛种子层。然后，镀铜操作能够在钛种子层之上形成薄特征件，并在铜种子层之上形成厚特征件。在一些实施例中，也可修改钛种子层和铜种子层的厚度，以改变种子层的电阻率。这本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电子封装，包括：多个堆叠层；在第一层上的第一迹线，其中，所述第一迹线具有第一厚度；在所述第一层上的第二迹线，其中，所述第二迹线具有大于所述第一厚度的第二厚度；以及在所述第一迹线和所述第二迹线之上的第二层。2.如权利要求1所述的电子封装，其中，第一种子层在所述第一迹线下方，并且第二种子层在所述第二迹线下方，其中，所述第一种子层不同于所述第二种子层。3.如权利要求2所述的电子封装，其中，所述第一种子层和所述第二种子层包括铜、钛、钌、镍、金、铁和锡中的不同材料。4.如权利要求3所述的电子封装，其中，所述第二种子层包括铜和在所述铜下方的钛。5.如权利要求2、3或4所述的电子封装，其中，所述第一种子层具有第一电阻，并且其中，所述第二种子层具有第二电阻，其中，所述第二电阻低于所述第一电阻。6.如权利要求1、2、3或4所述的电子封装，其中，所述第二厚度至少是所述第一厚度的两倍。7.如权利要求1、2、3或4所述的电子封装，其中，所述第一迹线是信令迹线，并且其中，所述第二迹线是电力输送迹线。8.如权利要求1、2、3或4所述的电子封装，其中，所述第一迹线的截面是矩形，并且其中，所述第二迹线的截面是矩形。9.如权利要求1、2、3或4所述的电子封装，其中，所述第一迹线具有第一宽度，并且所述第二迹线具有第二宽度，其中，所述第二宽度大于所述第一宽度。10.如权利要求1所述的电子封装，进一步包括：与所述第一迹线隔开第一节距的第三迹线；以及与所述第二迹线隔开第二节距的第四迹线，其中，所述第二节距大于所述第一节距。11.一种电子封装，包括：第一层，其中，所述第一层包括电介质材料；在所述第一层之上的第一种子层，其中，所述第一种子层具有第一电阻率；在所述第一层之上的第二种子层，其中，所述第二种子层具有第二电阻率，其中，所述第二电阻率小于所述第一电阻率；在所述第一种子层之上的第一迹线；在所述第二种子层之上的第二迹线；以及在所述第一迹线和所述第二迹线之上的第二层，其中，所述第二层包括所述电介质材料。12.如权利要求11所述的电子封装，其中，所述第一迹线具有第一厚度，并且其中，所述第二迹线具有大于所述第一厚度的第二厚度。13.如权利要求12所述的电子封装，其中，所述第二厚度至少是所述第一厚度的两倍。14.如权利要求11或12所述的电子封装，...

【专利技术属性】
技术研发人员：J，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：