半导体结构及其形成方法技术

一种半导体结构及其形成方法，其中方法包括：提供衬底，所述衬底包括第一区和初始第二区；对所述第一区表面进行改性处理，形成所述第一区表面的弛豫层，所述弛豫层为晶体，且所述弛豫层的晶格常数小于所述衬底的晶格常数；在部分所述弛豫层表面形成第一鳍部，所述第一鳍部的晶格常数大于所述衬底的晶格常数；刻蚀所述初始第二区，形成第二区和位于所述第二区表面的第二鳍部，对所述衬底进行的改性处理，提高了第一鳍部内产生的压应力，有利于减小沟道方向的空穴的电导有效质量，提高PMOS器件的速度。速度。速度。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术涉及半导体制造
，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]随着半导体工艺的进一步发展，晶体管的特征尺寸缩小到纳米尺度后，等比例缩小技术面临着越来越严峻的挑战，如：迁移率退化、源漏穿通漏电、热载流子效应等。其中迁移率退化是影响集成电路速度提升的主要难点。通过提高沟道内载流子的迁移率，可以弥补由于沟道高掺杂引起的库仑相互作用、栅介质变薄导致的有效电场强度提高以及界面散射增强等因素引发的迁移率退化。
[0003]应变硅技术是通过在器件结构和材料的设计方面对沟道层引入应变，即应力变化，以改变沟道层衬底的晶格结构，从而提高沟道层载流子的迁移率，达到改善器件性能的目的。沟道层直接外延带有应力的沟道材料将成为发展趋势。锗硅材料因其具有较高的载流子迁移率、更高的器件可靠性以及与现有硅基工艺兼容等特性，成为了新型沟道材料研究的热点。
[0004]但是锗硅沟道器件的技术仍需不断完善。

技术实现思路

[0005]本专利技术解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
[0006]为解决上述技术问题，提供一种半导体结构，包括：衬底，所述衬底包括第一区和第二区；位于所述第一区表面的弛豫层，所述弛豫层为晶体，且所述弛豫层的晶格常数小于所述衬底的晶格常数；位于部分所述弛豫层表面的第一鳍部，所述第一鳍部的晶格常数大于所述衬底的晶格常数；位于部分所述第二区表面的第二鳍部。
[0007]可选的，所述弛豫层的材料包括碳硅；所述衬底的材料包括硅；所述第一鳍部的材料包括锗硅；所述第二鳍部的材料包括硅。
[0008]相应的，本专利技术技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区和初始第二区；对所述第一区表面进行改性处理，形成所述第一区表面的弛豫层，所述弛豫层为晶体，且所述弛豫层的晶格常数小于所述衬底的晶格常数；在部分所述弛豫层表面形成第一鳍部，所述第一鳍部的晶格常数大于所述衬底的晶格常数；刻蚀所述初始第二区，形成第二区和位于所述第二区表面的第二鳍部。
[0009]可选的，所述弛豫层的形成方法包括：向所述第一区表面注入离子，在所述第一区内形成无定形材料层，所述无定形材料层自所述第一区表面向所述第一区内延伸；对所述无定形材料层进行热处理，使部分无定形材料层形成弛豫层，所述弛豫层为晶体。
[0010]可选的，所述离子注入工艺的工艺参数包括：所述离子包括碳离子，所述离子剂量范围为1.0E15 atom/cm2至1.5E16 atom/cm2，能量范围为10KeV至100KeV。
[0011]可选的，所述衬底的材料包括硅；所述第一鳍部的材料包括锗硅。
[0012]可选的，所述弛豫层位于距离所述衬底表面的第一深度和第二深度范围内；形成所述弛豫层后，形成所述第一鳍部前，还包括：对所述第一区进行表面处理，以暴露出所述弛豫层。
[0013]可选的，所述表面处理工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一者或两者的结合。
[0014]可选的，所述第一深度的范围为小于或等于100纳米。
[0015]可选的，所述第二深度的范围为小于或等于200纳米。
[0016]可选的，所述热处理工艺包括快速热退火工艺；所述快速热退火工艺的工艺参数包括：退火温度范围为800摄氏度至1100摄氏度，退火时间为30秒至60秒。
[0017]可选的，所述热处理工艺包括热退火工艺；所述热退火工艺的工艺参数包括：退火温度范围为800摄氏度至1100摄氏度，退火时间为10分至30分。
[0018]可选的，所述第一区内具有开口；所述第一鳍部位于所述开口内。
[0019]可选的，所述第一鳍部的形成方法包括：在所述开口内形成沟道材料层；在所述沟道材料层表面形成掩膜层，所述掩膜层暴露出部分所述沟道材料层；以所述掩膜层为掩膜刻蚀所述第一区和所述沟道材料层，直到暴露出所述开口底部，以所述沟道材料层形成所述第一鳍部。
[0020]可选的，所述沟道材料层的形成工艺包括外延生长工艺。
[0021]可选的，所述第一鳍部顶部表面还具有覆盖层。
[0022]可选的，所述覆盖层的材料包括硅。
[0023]可选的，所述第一鳍部在沿所述衬底表面法线方向上的尺寸范围为小于或等于50纳米。
[0024]与现有技术相比，本专利技术实施例的技术方案具有以下有益效果：
[0025]本专利技术技术方案提供的半导体结构的形成方法中，对所述第一区表面进行改性处理，形成所述第一区表面的弛豫层，所述弛豫层为晶体，且所述弛豫层的晶格常数小于所述衬底的晶格常数；在部分所述弛豫层表面形成第一鳍部，所述第一鳍部的晶格常数大于所述衬底的晶格常数，所述第一鳍部与所述弛豫层之间的晶格失配大于所述第一鳍部与所述衬底之间的晶格失配，因此，对所述第一区进行改性处理，提高了第一鳍部内产生的压应力，有利于减小沟道方向的空穴的电导有效质量，提高PMOS器件的速度。
[0026]进一步，所述弛豫层的材料包括碳硅；所述衬底的材料包括硅；所述第一鳍部的材料包括锗硅。由于硅的晶格常数是5.431埃，锗的晶格常数是5.653埃，碳的晶格常数是3.57埃，硅锗和碳硅之间的晶格失配大于硅锗和单晶硅之间的晶格失配，所述第一鳍部位于弛豫层上，因此，提高了第一鳍部内产生的压应力，有利于减小沟道方向的空穴的电导有效质量，提高PMOS器件的速度。
[0027]本专利技术技术方案提供的半导体结构中，位于所述第一区表面的弛豫层，所述弛豫层为晶体，且所述弛豫层的晶格常数小于所述衬底的晶格常数；位于部分所述弛豫层表面的第一鳍部，所述第一鳍部的晶格常数大于所述衬底的晶格常数。所述第一鳍部与所述弛豫层之间的晶格失配的提高，提高了第一鳍部内的压应力，有利于减小沟道方向的空穴的电导有效质量，提高PMOS器件的速度。
附图说明
[0028]图1至图2是一种半导体结构形成过程的剖面示意图；
[0029]图3至图8是本专利技术一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
[0030]需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
[0031]如
技术介绍
所述，采用现有的锗硅沟道器件技术形成的半导体结构，性能亟需提升。现结合一种半导体结构进行说明分析。
[0032]图1至图2是一种半导体结构形成过程的剖面示意图。
[0033]请参考图1，提供衬底101；在所述衬底101上形成沟道材料层102；在所述沟道材料层102上形成图形化层103，所述图形化层103暴露出部分沟道材料层102表面。
[0034]请参考图2，以所述图形化层103为掩膜，刻蚀所述沟道材料层101和所述衬底101，形成鳍部104以及位于所述鳍部104和所述衬底101之间底部结构105。
[0035]上述方法中，所述鳍部104用于形成锗硅沟道器件的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底，所述衬底包括第一区和第二区；位于所述第一区表面的弛豫层，所述弛豫层为晶体，且所述弛豫层的晶格常数小于所述衬底的晶格常数；位于部分所述弛豫层表面的第一鳍部，所述第一鳍部的晶格常数大于所述衬底的晶格常数；位于部分所述第二区表面的第二鳍部。2.如权利要求1所述的半导体结构，所述特征在于，所述弛豫层的材料包括碳硅；所述衬底的材料包括硅；所述第一鳍部的材料包括锗硅；所述第二鳍部的材料包括硅。3.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底包括第一区和初始第二区；对所述第一区表面进行改性处理，形成所述第一区表面的弛豫层，所述弛豫层为晶体，且所述弛豫层的晶格常数小于所述衬底的晶格常数；在部分所述弛豫层表面形成第一鳍部，所述第一鳍部的晶格常数大于所述衬底的晶格常数；刻蚀所述初始第二区，形成第二区和位于所述第二区表面的第二鳍部。4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述弛豫层的形成方法包括：向所述第一区表面注入离子，在所述第一区内形成无定形材料层，所述无定形材料层自所述第一区表面向所述第一区内延伸；对所述无定形材料层进行热处理，使部分无定形材料层形成弛豫层，所述弛豫层为晶体。5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述离子注入工艺的工艺参数包括：所述离子包括碳离子，所述离子剂量范围为1.0E15atom/cm2至1.5E16 atom/cm2，能量范围为10KeV至100KeV。6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述衬底的材料包括硅；所述第一鳍部的材料包括锗硅。7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述弛豫层位于距离所述衬底表面的第一深度和第二深度范围内；形成所述弛豫层后，形成所述第一鳍部前，还包括：对所述第一区进行表面...

【专利技术属性】
技术研发人员：刘铂洋，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：