低阻抗源极/背栅finFET制造技术

本申请题为“低阻抗源极/背栅finFET”。一种集成电路(100)包括衬底(102)，该衬底具有从衬底的表面延伸的鳍状物(104)。该鳍状物包括源极区(106)、漏极区(110)和体区(108)。该源极区包括具有第一导电类型的外部区域(104SW)和具有第二导电类型的位于内部的导电区域(120)，该第一导电类型与主体的外部区域的第二导电类型互补。二导电类型互补。二导电类型互补。

【技术实现步骤摘要】
低阻抗源极/背栅finFET


[0001]示例实施例涉及半导体制造和器件，例如关于鳍状物场效应晶体管(finFET)。

技术介绍

[0002]晶体管通常被用作开关或放大器，并且是集成电路(IC)中的关键部件。随着IC技术的进步，IC中晶体管的数量增加了，而为了减小IC尺寸，晶体管尺寸已经减小。标准金属氧化物半导体场效应晶体管(MOSFET)通常通过其栅极宽度来测量，其栅极宽度也与其源极和漏极之间的距离有关。因此，随着MOSFET尺寸的减小，源极到漏极的距离也随之减小，这增加了源极和漏极之间的电流泄漏的可能性。一些泄漏会降低MOSFET的效率，而过多的泄漏会使MOSFET无法用于应用。
[0003]finFET已发展成为此类减小器件尺寸的晶体管应用的替代方案。finFET之所以如此命名，是因为它的源极或漏极结构或两者具有类似鳍状物的形状，通常从衬底向外延伸，并且finFET栅极通常在非线性方向上环绕fitFET。当以这种方式考虑时，与仅在晶体管主体(沟道)上方的MOSFET栅极相比，finFET栅极可以被视为是三维的，因为其具有在其主体上方的一部分，并且一个或多个部分沿着主体的相应侧面。因此，栅极感应沟道同样包括可远离衬底延伸的非线性路径。这种非线性沟道配置与更传统的FET形成对比，后者通常形成为具有平行于FET衬底的沟道的平面器件(例如，当源极/漏极区域在衬底下方时沟道在衬底内，或者对于绝缘体上硅(SOI)晶体管来说沟道在衬底上方)。因此，与MOSFET相比，finFET几何结构为更小的晶体管沟道提供了增加的计算功率，因此它可以适应减小的缩放比例，同时仍然提供减少的泄漏、更快的开关时间和更高的电流密度。
[0004]finFET也可以结合LDMOS技术来构建，其中源极/漏极路径相对于栅极是不对称的，因为栅极定位成相比漏极更靠近源极，并且也因为通常漏极通过漂移区与晶体管主体(因此也与源极)电分离。这种不对称和分离提供了从源极到栅极下方的沟道的相对较短的沟道宽度，而漂移提供了更高的击穿电压。该构造还可以使用衬底p阱作为背栅(BG)连接。
[0005]虽然finFET提供了某些好处，但它也可能带来某些缺点。例如，在LDMOS finFET中，电阻可能相对较高，导致较小的安全工作区(SOA)。此外，在源极和BG触点仅位于结构的顶部的情况下，这样的结构可能导致无效的沟道传导并增加泄漏电流。
[0006]因此，可以改进某些上述概念的示例实施例如下文详述。

技术实现思路

[0007]描述了一种集成电路，其包括衬底，该衬底具有从衬底的表面延伸的鳍状物。该鳍状物包括源极区、漏极区和体区。源极区包括外部区域和位于内部的导电区域，该外部区域具有与体区的外部区域的第二导电类型互补的第一导电类型，而位于内部的导电区域具有该第二导电类型。
[0008]也描述了并要求保护其他方面。
附图说明
[0009]图1A是示例实施例finFET的透视图和局部分解图。
[0010]图1B是图1A附加了栅极氧化物的示意图。
[0011]图1C是图1B的示意图，其中栅极位于栅极氧化物附近。
[0012]图1D是图1A
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图1C的finFET的透视图，其额外示出了在finFET背栅、源极和主体内的导电芯。
[0013]图2A是图示沿图1A的结构的长轴的垂直视图的局部剖视图。
[0014]图2B是沿着图2A中的线2B
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2B的掺杂浓度曲线图。
[0015]图3A是表示沿图1D中的线3
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3的垂直视图的剖视图。
[0016]图3B图示了表示图3A的剖面中的总掺杂分布的一部分的掺杂浓度曲线图。
[0017]图4A是表示沿图1D中的线4
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4的垂直视图的剖视图。
[0018]图4B图示了表示图4A的剖面中的总掺杂分布的一部分的掺杂浓度曲线图。
[0019]图5是表示沿图1D中的线5
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5的垂直视图的剖视图。
[0020]图6是表示沿图1D中的线6
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6的垂直视图的剖视图。
[0021]图7是表示沿图1D中的线7
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7的视图的剖视图。
[0022]图8是用于形成finFET的示例实施例方法的流程图。
具体实施方式
[0023]图1A是示例实施例finFET 100的透视和局部分解图。finFET 100是结合半导体衬底102形成的，该半导体衬底102可以是体硅、绝缘体上硅(SOI)、硅
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锗、砷化镓等。在图示的示例中，半导体层104从衬底102的上平坦表面102UPS突出。半导体层104由于其突出性质而有时被称为鳍状物(fin)，因此也产生了术语finFET。半导体层104可以具有变化的尺寸，例如具有大约0.15μm的宽度和大约0.4μm的高度。半导体层104可以例如通过以下工艺来形成：掩蔽衬底102的先前最上表面的一部分并从最上表面蚀刻掉未被掩膜覆盖的材料，留下被掩蔽的半导体层104从衬底102突出但作为衬底102的整体部分。可替代地，半导体层104可以被形成(例如，生长)为上平坦表面102UPS上方的独立层。其他细节和示例可在2020年7月6日提交的题为“FIN FIELD EFFECT TRANSISTOR WITH FIELD PLATING”的美国专利申请16/920,903中找到，该专利申请通过引用并入本文。在任一情况下，一旦形成半导体层104，就将其划分(例如，选择性地掩蔽)以包括不同的区域，即源极区106、体区108和漏极区110，其中每个区域的部分或全部可以(通过扩散或注入)被掺杂以促进相应区域的期望电操作。在NPN晶体管形成的示例中，源极区106和漏极区110掺杂有n型掺杂剂，而体区108掺杂有p型掺杂剂(对于PNP晶体管反之亦然)。同样在一个示例实施例中，LDMOS技术被包含其中，使得漂移区112位于漏极区110和体区108之间。在一个示例实施例中，漂移区112具有与漏极区110相同的导电类型(例如，n型)，而与源极区106的宽度相比，漂移区112有效地延长了漏极区110相对于体区108的导电路径。更长的漏极导电路径例如在高电压应用中可能是期望的，以便缓冲沿着沟道(体区108中的导电路径)的电场。另外，半导体层104包括与源极区106相邻并且通常电连接到源极区106的背栅(BG)区114，其在下文进一步详述。在NPN晶体管的示例中，BG区114掺杂有p型掺杂剂。
[0024]finFET 100还包括栅极116，其在分解图中示出在剩余的图1A结构上方，并且也在
图1B和图1C中示出。特别地，图1B示出了在形成栅极116之前，栅极氧化物118形成在半导体层104的一部分上方，例如完全覆盖体区108、漂移区112的一部分(或全部)以及源极区106的一部分。然后，图1C示出了形成栅极116以与源极区106、体区108和漂移区112的一些部分对齐本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，其包括：具有鳍状物的衬底，所述鳍状物从所述衬底的表面延伸，所述鳍状物包括：源极区；漏极区；体区；以及所述源极区包括：具有第一导电类型的外部区域，所述第一导电类型与所述体区的外部区域的第二导电类型互补；和具有所述第二导电类型的位于内部的导电区域。2.根据权利要求1所述的集成电路：其中所述位于内部的导电区域包括所述第二导电类型的第一掺杂剂浓度；以及其中所述源极区的所述外部区域进一步包括所述第二导电类型的第二掺杂剂浓度，其中所述第二掺杂剂浓度小于所述第一掺杂剂浓度。3.根据权利要求2所述的集成电路，其中所述第二掺杂剂浓度是所述第一掺杂剂浓度的20％或更少。4.根据权利要求1所述的集成电路，其中所述第一导电类型包括n型并且所述第二导电类型包括p型。5.根据权利要求1所述的集成电路，其中所述第一导电类型包括p型并且所述第二导电类型包括n型。6.根据权利要求1所述的集成电路：其中所述源极区与所述体区相邻；以及其中所述鳍状物进一步包括在所述体区与所述漏极区之间的漂移区。7.根据权利要求1所述的集成电路并且进一步包括：与所述体区相邻的栅极氧化物；以及与所述栅极氧化物相邻的栅极。8.根据权利要求1所述的集成电路，其中所述体区包括侧壁和所述侧壁之间的表面，并且所述集成电路进一步包括：与所述侧壁和所述体区的所述表面相邻的栅极氧化物；以及与所述栅极氧化物相邻的栅极。9.根据权利要求1所述的集成电路，其中所述鳍状物进一步包括与所述源极区相邻的背栅区，所述背栅区具有所述第二导电类型。10.根据权利要求9所述的集成电路，其中所述背栅区电耦合到所述位于内部的导电区域。11.根据权利要求9所述的集成电路，其中所述背栅区的至少一部分还包括所述位于内部的导电区域。12.根据权利要求1所述的集成电路，其中所述体区的至少一部分还包括所述位于内部的导电区域。13.一种形成集成电路的方法，所述方法包括：形成从衬底的表面延伸的鳍状物；
在所述鳍状物中形成漏极区；在所述鳍状物中形成体区；以及在所述鳍状物中形成源极区，包括：形成具有第一导电类型的外部区域，所述第一导电类型与所述体区...

【专利技术属性】
技术研发人员：MY，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：