一种时钟和数据延迟校准电路及方法技术

本发明专利技术公开了一种时钟和数据延迟校准电路及方法，包括有：发送端、接收端、数控延迟线DLL、鉴相器、判决器和控制器；发送端连接至接收端，接收端的第一输出端连接至所述控制器的第一输入端，接收端的第二输出端连接至数控延迟线DLL的第一输入端，所述数控延迟线DLL的输出端分别输出延迟后的数据dly_RxDat和连接至鉴相器的第一输入端，接收端的第三输出端连接至鉴相器的第二输入端，所述鉴相器的输出端连接至判决器的输入端，所述判决器的输出端连接至控制器的第二输入端，控制器的输出端连接至数控延迟线DLL的第二输入端；控制器用于提供最佳DLL延迟值。本发明专利技术与传统技术相比，简化了接收端时钟和数据的校准流程，易于使用。易于使用。易于使用。

【技术实现步骤摘要】
一种时钟和数据延迟校准电路及方法


[0001]本专利技术涉及集成电路中的高速通信
，更具体地，涉及一种时钟和数据延迟校准电路及方法。

技术介绍

[0002]近年来，在源同步通信系统中，即时钟和数据一起传送的通信系统，接收端的接收时钟采集数据时，需要保证时钟采样边沿处于数据的有效窗口中，以保证时钟和数据的建立时间和保持时间的约束。时钟和数据之间为1/4周期的相位差时，此时为最佳采样位置。然而，时钟和数据从发送端到接收端会存在延迟，接收时，时钟和数据之间不再保持为1/4周期的相位差，此时可能不再处于有效窗口采样，采样数据可能出现亚稳态，导致比特传送错误，因此，接收端需要重新调整时钟和数据的相位，来得到最佳的采样位置。
[0003]现有技术中采用两种方案克服上述问题，第一种方案为基于特定延迟的开环校准方法，通过在数据或者时钟端添加一个固定延迟单元，固定延迟设置值通过事先的计算得到，特点是实现简单，但延迟确定后就难以再调节。第二种方案为基于读写训练延迟的闭环校准方法，在时钟或者数据端添加可控延迟电路(DDL)，通过读写反馈来搜索数据有效窗口的低值和高值，来调整时钟和数据的延迟。具体的工作过程：首先，DLL的延迟值设置为最小值，发送端发送一组数据到接收端，然后接收端再将发送的数据回传到发送端，回传的数据和原始数据进行比较，直到出现先数据差异和后数据一致的突变时，说明搜索到了数据有效窗口的左边界，记录此时的DDL延迟值；然后，继续增加DDL的延迟值，直到出现先数据一致和数据差异的突变时，说明搜索到了数据有效窗口的右边界，记录此时的延迟值，然后左边界记录的延迟值和右边界记录的延迟值求平均，就是DLL的延迟值。特点是调节过程周期较长，且需要双方都包含收发电路，以保证数据的回传验证。
[0004]上述两种方案中，第一种方案需要基于预先设定的延迟，在环境变化时，延迟值可能就会不恰当，导致采样错误，不够灵活；第二种方案需要双方都包含收发电路，且为双向传输的类型，减小了其应用的范围，在校准的过程也需要较复杂的状态机来协同。
[0005]现有技术中公开了一种基于训练方式的存储器时钟信号的自适应同步，该方案采用可控延迟链使时钟相位按照训练模式偏移到最优相位，从而保证了存储器访问的稳定性，在芯片内部的硬件上提供了一个可通过CPU控制的延迟电路，用来调整SDRAM时钟信号的相位，在系统软件上设计了训练程序，并通过与延迟电路的配合来达到自适应同步的目的。该方案的缺陷是，校准过程过于复杂，不易于硬件实施校准。
[0006]为此，结合以上需求和现有技术中的缺陷，本申请提出了一种时钟和数据延迟校准电路及方法。

技术实现思路

[0007]本专利技术提供了一种时钟和数据延迟校准电路及方法，简化了接收端时钟和数据的校准流程，易于使用。
[0008]本专利技术的首要目的是为解决上述技术问题，本专利技术的技术方案如下：
[0009]本专利技术第一方面提供了一种时钟和数据延迟校准电路，包括有：发送端、接收端、数控延迟线DLL、鉴相器、判决器和控制器；所述接收端包括有：数据接收端RxDat、时钟接收端RxClk和控制命令接收端Rxcmd。
[0010]其中，发送端连接至接收端，所述控制命令接收端Rxcmd连接至所述控制器的第一输入端，所述数据接收端RxDat连接至数控延迟线DLL的第一输入端，所述数控延迟线DLL的输出端分别输出延迟后的数据dly_RxDat和连接至鉴相器的第一输入端，所述时钟接收端RxClk连接至鉴相器的第二输入端，所述鉴相器的输出端连接至判决器的输入端，所述判决器的输出端连接至控制器的第二输入端，控制器的输出端连接至数控延迟线DLL的第二输入端；控制器用于提供最佳DLL延迟值。
[0011]进一步的，所述发送端包括有：延迟校准命令发送端Txcmd、时钟信号发送端TxClk和数据发送端TxDat；其中，延迟校准命令发送端Txcmd与控制命令接收端Rxcmd相连接，时钟信号发送端TxClk和时钟接收端RxClk相连接，数据发送端TxDat与数据接收端RxDat相连接。
[0012]其中，所述延迟校准命令发送端Txcmd用于发送延迟校准命令，通过控制命令接收端Rxcmd发送至控制器；所述数据发送端TxDat用于发送数据信号，所述数据信号包括有测试数据信号和工作数据信号；所述时钟信号发送端TxClk和数据发送端TxDat用于发送时钟信号。
[0013]进一步的，所述数控延迟线DLL用于对接收到的时钟信号或数据信号进行延迟操作；所述数控延迟线DLL由标准单元的反相器INV和选择器MUX组成，或由标准单元的缓冲器BUF和选择器MUX组成；选择器MUX通过选择设定数量的反相器INV或缓冲器BUF来实现相应的延迟，选择的单元越多则延迟值越大。
[0014]进一步的，所述鉴相器用于采集时钟信号和经过数控延迟线DLL延迟后的数据信号之间的相位，输出相位差至判决器，用于进行判决计数。
[0015]进一步的，所述判决器用于对所述鉴相器输出的相位差进行误差量化计数，输出量化的误差值和判决计数值至控制器。
[0016]进一步的，所述控制器为控制逻辑电路，用于接收来自发送端的控制命令处理延迟校准的握手流程，以及对判决电路输出的计数值进行滤波，并对DLL延迟值进行编码和解码处理，令时钟信号和数据信号之间的相位差保持为1/4周期的水平。
[0017]本专利技术第二方面提供了一种源同步通信系统延迟校准方法，所述方法用于一种时钟和数据延迟校准电路，具体包括以下步骤：
[0018]S1、发送端发送延迟校准命令、时钟信号至接收端接收，控制器接收延迟校准命令后开始校准，数控延迟线DLL接收来自数据接收端RxDat的时钟信号并进行延迟后输入鉴相器的第一输入端，来自时钟接收端RxClk的时钟信号输入至鉴相器的第二输入端，鉴相器输出相位差至判决器，判决器输出计数值至控制器，控制器进行滤波和编码解码，输出DLL延迟值，完成一轮延迟校准。
[0019]S2、重复步骤S1，直到鉴相器的输出方波的占空比为50％时，停止延迟校准，锁定DLL的延迟值，进入步骤S3。
[0020]S3、锁定的DLL的延迟值输入至数控延迟线DLL，发送端发送测试信号，数控延迟线
DLL接收其中的测试数据信号后对测试数据信号进行延迟，输出延迟后的信号，由判决器和控制器判断输出的信号是否处于有效的采样数据窗口，处于有效的采样数据窗口则完成延迟校准，不处于有效的采样数据窗口则重复步骤S1和S2。
[0021]进一步的，步骤S1中得到的DLL延迟值用于进行下一轮延迟值的控制；步骤S2中当鉴相器的输出相位差在设定的约束范围时，锁定DLL延迟值不变，断开DLL反馈调节环路，发送端正常发送工作数据信号至接收端并进行延迟。
[0022]其中，通过延迟校准模式，仅需要发送一组测试数据即可完成电路的延迟校准，降低了双向收发的类型的限制，不用来回读写测试数据，简化了接收端时钟和数据的校准流程，易于使用。
[0023]其中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟和数据延迟校准电路，其特征在于，包括有：发送端、接收端、数控延迟线DLL、鉴相器、判决器和控制器；所述接收端包括有：数据接收端RxDat、时钟接收端RxClk和控制命令接收端Rxcmd；其中，发送端连接至接收端，所述控制命令接收端Rxcmd连接至所述控制器的第一输入端，所述数据接收端RxDat连接至数控延迟线DLL的第一输入端，所述数控延迟线DLL的输出端分别输出延迟后的数据dly_RxDat和连接至鉴相器的第一输入端，所述时钟接收端RxClk连接至鉴相器的第二输入端，所述鉴相器的输出端连接至判决器的输入端，所述判决器的输出端连接至控制器的第二输入端，控制器的输出端连接至数控延迟线DLL的第二输入端；控制器用于提供最佳DLL延迟值。2.根据权利要求1所述的一种时钟和数据延迟校准电路，其特征在于，所述发送端包括有：延迟校准命令发送端Txcmd、时钟信号发送端TxClk和数据发送端TxDat；其中，延迟校准命令发送端Txcmd与控制命令接收端Rxcmd相连接，时钟信号发送端TxClk和时钟接收端RxClk相连接，数据发送端TxDat与数据接收端RxDat相连接。3.根据权利要求2所述的一种时钟和数据延迟校准电路，其特征在于，所述延迟校准命令发送端Txcmd用于发送延迟校准命令，通过控制命令接收端Rxcmd发送至控制器；所述数据发送端TxDat用于发送数据信号，所述数据信号包括有测试数据信号和工作数据信号；所述时钟信号发送端TxClk和数据发送端TxDat用于发送时钟信号。4.根据权利要求3所述的一种时钟和数据延迟校准电路，其特征在于，所述数控延迟线DLL用于对接收到的时钟信号或数据信号进行延迟操作；所述数控延迟线DLL由标准单元的反相器INV和选择器MUX组成，或由标准单元的缓冲器BUF和选择器MUX组成；选择器MUX通过选择设定数量的反相器INV或缓冲器BUF来实现相应的延迟，选择的单元越多则延迟值越大。5.根据权利要求4所述的一种时钟和数据延迟校准电路，其特征在于，所述鉴相器用于采集时钟信号和经过数控延迟线DLL延迟后的数据信号之间的相位，输出相位差至判决器，用于进行判决计数。6.根据权利要求5所述的一...

【专利技术属性】
技术研发人员：郑林吉，刘宏伟，
申请(专利权)人：芯光智网集成电路设计无锡有限公司，
类型：发明
国别省市：