【技术实现步骤摘要】
本专利技术涉及芯片原型验证领域，更具体地，涉及一种针对小芯片的fpga原型验证系统和原型验证方法。
技术介绍
1、芯片通过提高产量降低了制造成本，也为传统企业提供了方便的系统的加速服务。
2、原型验证是芯片基于可编程逻辑电路的一种验证形式，目的是在流片前对芯片进行逻辑功能和时序的正确性进行验证，避免流片后出现问题造成芯片不可用，或者多次流片导致的成本被大幅度提升。
3、现阶段，随着2.5d和3d封装的出现，人们对小芯片架构越来越感兴趣，它为大规模系统提供了一种具有成本效益的解决方案。小芯片指预先制造好、具有特定功能、可组合集成的晶片(die)。
4、原型验证系列的fpga产品价格昂贵，工艺复杂，偏重于可编程逻辑量。一方面受采购和技术支持的制约，用于原型验证系列的fpga产品型号虽然性能好但价格都比较高，且一般都需要成批量的购买，成本也变得十分高昂；另一方面，这种fpga产品需求量较小，所以逐渐淡出了fpga厂商的视线。
技术实现思路
1、本专利技术的目的之一是提供一种针对小芯片的fpga原型验证系统，实现针对小芯片技术的fpga原型验证。本专利技术的目的之二是提供一种原型验证方法。
2、为解决上述技术问题，本专利技术的技术方案如下：
3、一种针对小芯片技术的fpga原型验证系统，包括主机、pcie switch和多个验证fpga板，其中：
4、每个所述验证fpga板中至少设置一个fpga芯片；
5、
6、在上述技术手段中，由于在小芯片领域中，每个die的可编程逻辑量要求并不高，因此不需要原有的性能好价格高的fpga产品，转而使用性能相对较差但相对廉价的fpga产品，并且通过多个验证fpga板之间的通信连接，提供充足的验证能力，使得整个fpga原型验证系统价格低廉的同时同样能实现针对小芯片技术的fpga原型验证。
7、进一步的，所述pcie switch提供的多个接口中包括类型为pcie接口的接口，通过pcie接口，实现验证fpga板与主机、验证fpga板与其它验证fpga板之间的通信互连；
8、进一步的，通过pcie接口实现的互连遵循小芯片接口协议。
9、进一步的，所述fpga芯片上还设有缓存模块及对所述缓存模块进行控制的缓存控制模块，所述缓存模块用于片外缓存。
10、进一步的，若所述fpga芯片的数量为大于或等于2个，则可在其中一个fpga芯片上设置所述缓存控制模块，在其它fpga芯片的至少一个fpga芯片上设置所述缓存模块。
11、上述技术手段中，在验证fpga板中设置多个fpga芯片提供了充分的验证能力，保证原型验证的顺利实现。
12、进一步的，每个所述fpga芯片上设有若干组i serdes和o serdes，其中，一个fpga芯片的一组i serdes和o serdes分别与另外一个fpga芯片的一组o serdes和i serdes进行连接，以实现fpga原型验证系统的并行数据总线的互连。
13、进一步的，在所述验证fpga板上，互连的两个fpga芯片中，采用lvds高速差分线将一个fpga芯片的i serdes和o serdes分别与另外一个fpga芯片的o serdes和i serdes进行连接。
14、上述技术手段中，虽然小芯片开发的逻辑量虽然未必特别大，但是片间的互连，却是重中之中。本专利技术的原型验证系统，通过pcie实现串行数据互连，通过fpga io logic的i/o serdes，实现并行数据总线的互连；fpga之间，采用lvds高速差分线实现高速互连，高速信号支持lvds差分对，最高速率可以到1.25gbps；低速信号，受io引脚数不足影响时，可以通过i/o serdes进行扩展。
15、进一步的，通过所述fpga芯片上设有的若干组i serdes和o serdes进行拓展时，其中每一组i serdes和o serdes被配置为输入、输出或双向。
16、进一步的，所述缓存模块包括多颗ddr3颗粒或高速sram颗粒。
17、进一步的，所述验证fpga板中还设置sram接口和/或dram接口，以对缓存模块进行扩展，和/或设置其他形式的存储单元。
18、本专利技术的第二方面提供一种如所述的针对小芯片技术的fpga原型验证系统的原型验证方法，包括以下步骤：
19、针对待验证芯片，进行芯片设计到fpga的逻辑切割和转换，得到切割好的fpga逻辑；
20、定义所述切割好的fpga逻辑之间的通信协议，并定义与所述通信协议相关的时序和物理约束条件，并针对通信协议，进行相关的fpga逻辑仿真；所述通信协议包括i/o协议；
21、根据所述时序和物理约束条件，将所述切割好的fpga逻辑通过eda工具进行综合与实现，生成配置位流文件，并将所述位流文件烧录至通过仿真的验证fpga板上的目标fpga芯片；
22、针对烧录有位流文件的fpga板上的目标fpga芯片，当原型验证发生错误时，执行调试过程。
23、根据所述时序和物理约束条件，在所述验证fpga板上进行仿真，并对所述目标fpga芯片进行调试。
24、进一步的，发现时序违约，则通过xdl语言进行干预，复制寄存器减小特定连线的扇出，重新规划连线的驱动和走线的等长约束，修正建立时间和保持时间的违约。
25、进一步的，还包括步骤：
26、通过多余的fpga芯片作为测试激励源，产生标准化的测试用例；
27、上述技术手段中，由于本申请的验证系统，是多fpga集群系统，进行原型验证时，可以用多余的fpga资源，作为测试激励源，产生一些标准化的测试用例，比如针对存储原件的图案测试等，进一步提高验证效率。
28、与现有技术相比，本专利技术技术方案的有益效果是：
29、本专利技术针对小芯片技术提供一种fpga原型验证方案，通过pcie switch将多个验证fpga板互连从而实现fpga原型验证，整个方案成本较低，同时多个fpga卡构建的集群系统，可以降低调试上单板硬件问题带来的干扰，提升效率。
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1.一种针对小芯片的FPGA原型验证系统，其特征在于，包括主机、PCIE Switch和多个验证FPGA板，其中：
2.根据权利要求1所述的针对小芯片的FPGA原型验证系统，其特征在于，所述PCIESwitch提供的多个接口中包括类型为PCIE接口的接口。
3.根据权利要求1所述的针对小芯片的FPGA原型验证系统，其特征在于，所述FPGA芯片上还设有缓存模块及对所述缓存模块进行控制的缓存控制模块。
4.根据权利要求3所述的针对小芯片的FPGA原型验证系统，其特征在于，若所述FPGA芯片的数量为大于或等于2个，则可在其中一个FPGA芯片上设置所述缓存控制模块，在其它FPGA芯片的至少一个FPGA芯片上设置所述缓存模块。
5.根据权利要求4所述的针对小芯片的FPGA原型验证系统，其特征在于，每个所述FPGA芯片上设有若干组I serdes和O serdes，其中，一个FPGA芯片的一组I serdes和O serdes分别与另外一个FPGA芯片的一组O serdes和I serdes进行连接，以实现FPGA原型验证系统的并行数据总线的互
6.根据权利要求5所述的针对小芯片的FPGA原型验证系统，其特征在于，在所述验证FPGA板上，互连的两个FPGA芯片中，采用LVDS高速差分线将一个FPGA芯片的I serdes和Oserdes分别与另外一个FPGA芯片的O serdes和I serdes进行连接。
7.根据权利要求6所述的针对小芯片技术的FPGA原型验证系统，其特征在于，通过所述FPGA芯片上设有的若干组I serdes和O serdes进行拓展时，其中每一组I serdes和Oserdes被配置为输入、输出或双向。
8.根据权利要求4所述的针对小芯片的FPGA原型验证系统，其特征在于，所述缓存模块包括多颗DDR3颗粒或高速SRAM颗粒。
9.一种如权利要求1至8任一项所述的针对小芯片的FPGA原型验证系统的原型验证方法，其特征在于，包括以下步骤：
10.根据权利要求9所述的原型验证方法，其特征在于，若在仿真和调试过程中，发现时序违约，则通过XDL语言进行干预，复制寄存器减小特定连线的扇出，重新规划连线的驱动和走线的等长约束，修正建立时间和保持时间的违约。
...【技术特征摘要】
1.一种针对小芯片的fpga原型验证系统，其特征在于，包括主机、pcie switch和多个验证fpga板，其中：
2.根据权利要求1所述的针对小芯片的fpga原型验证系统，其特征在于，所述pcieswitch提供的多个接口中包括类型为pcie接口的接口。
3.根据权利要求1所述的针对小芯片的fpga原型验证系统，其特征在于，所述fpga芯片上还设有缓存模块及对所述缓存模块进行控制的缓存控制模块。
4.根据权利要求3所述的针对小芯片的fpga原型验证系统，其特征在于，若所述fpga芯片的数量为大于或等于2个，则可在其中一个fpga芯片上设置所述缓存控制模块，在其它fpga芯片的至少一个fpga芯片上设置所述缓存模块。
5.根据权利要求4所述的针对小芯片的fpga原型验证系统，其特征在于，每个所述fpga芯片上设有若干组i serdes和o serdes，其中，一个fpga芯片的一组i serdes和o serdes分别与另外一个fpga芯片的一组o serdes和i serdes进行连接，以实现fpga原型验证系统的并行数据总线的互连。<...
【专利技术属性】
技术研发人员：于大鑫，段焕利，
申请(专利权)人：芯光智网集成电路设计无锡有限公司，
类型：发明
国别省市：
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