半导体结构及其制备方法技术

本发明专利技术涉及一种半导体结构及其制备方法，包括：衬底，包括第一晶体管区和第二晶体管区；电压调整层，位于所述第一晶体管区；薄栅氧化层，位于所述电压调整层上；厚栅氧化层，位于所述第二晶体管区，至少部分所述厚栅氧化层的致密度与所述薄栅氧化层的致密度不同。本发明专利技术有利于薄栅PMOS的阈值电压达到器件要求。利于薄栅PMOS的阈值电压达到器件要求。利于薄栅PMOS的阈值电压达到器件要求。

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本申请涉及集成电路
，特别是涉及一种半导体结构及其制备方法。

技术介绍

[0002]动态随机存储器(Dynamic Random Access Memory，简称DRAM)是计算机等电子设备中常用的半导体结构。DRAM由多个存储单元构成，每个存储单元通常包括晶体管和电容器。
[0003]目前晶体管一般采用高介电常数金属栅极(high k metal gate，简称HKMG)，其中薄栅氧化层P型金属氧化物半导体(thin Positive channel Metal Oxide Semiconductor，简称薄栅PMOS)使用SiGe层调节阈值电压。
[0004]然而，厚栅氧化层生长过程中对SiGe层有消耗，使得薄栅PMOS的阈值电压达不到器件要求。

技术实现思路

[0005]基于此，有必要针对现有技术中的薄栅PMOS阈值电压达不到器件要求的问题提供一种半导体结构及其制备方法。
[0006]为了实现上述目的，一方面，本专利技术提供了一种半导体结构，包括：
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【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底，包括第一晶体管区和第二晶体管区；电压调整层，位于所述第一晶体管区；薄栅氧化层，位于所述电压调整层上；厚栅氧化层，位于所述第二晶体管区，至少部分所述厚栅氧化层的致密度与所述薄栅氧化层的致密度不同。2.根据权利要求1所述的半导体结构，其特征在于，部分所述厚栅氧化层的致密度小于所述薄栅氧化层的致密度。3.根据权利要求2所述的半导体结构，其特征在于，所述厚栅氧化层包括致密度不同的至少两个子氧化层，至少一个所述子氧化层的致密度小于或等于所述薄栅氧化层的致密度。4.根据权利要求3所述的半导体结构，其特征在于，所述至少两个子氧化层包括：第一子氧化层，位于所述第二晶体管区，所述第一子氧化层的致密度与所述薄栅氧化层的致密度相同；第二子氧化层，位于所述第一子氧化层上，所述第二子氧化层的致密度小于所述薄栅氧化层的致密度。5.根据权利要求4所述的半导体结构，其特征在于，所述至少两个子氧化层还包括：第三子氧化层，位于所述第二子氧化层上，所述第三子氧化层的致密度与所述薄栅氧化层的致密度相同。6.根据权利要求4所述的半导体结构，其特征在于，所述第一子氧化层的厚度为8埃～12埃，所述第二子氧化层的厚度为60埃～65埃。7.根据权利要求1
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6中任一项所述的半导体结构，其特征在于，所述电压调整层包括硅锗层。8.根据权利要求7所述的半导体结构，其特征在于，所述电压调整层的厚度为8纳米～12纳米。9.根据权利要求7所述的半导体结构，其特征在于，所述第一晶体管区为P型晶体管区，所述第二晶体管区包括N型晶体管区和/或P型晶体管区。10.根据权利要求9所述的半导体结构，其特征在于，所述衬底还包括第三晶体管区，所述第三晶体管区为N型晶体管区，所述薄栅氧化层还位于所述第三晶体管区。11.一种半导体结构的制备方法，其特征在于，包括：提供衬底，所述衬底包括第一晶体管区和第二晶体管区；于所述第一晶体管区形成电压调整层；于所述第二...

【专利技术属性】
技术研发人员：杨怀伟，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：