半导体装置及其制造方法制造方法及图纸

本发明专利技术提供一种能够抑制贯穿电极区域的面积的增加的半导体装置及其制造方法。半导体装置(1)具有：基准单元(100)，其以使电路层(11、21)邻接的方式层叠有至少两个电路模块(10、20)；附加单元(200)，其以使电路层(31、41)邻接的方式层叠有其他的至少两个电路模块(30、40)，附加单元(200)层叠在基准单元(100)；以及过孔(300)，其跨越基准单元(100)和附加单元(200)来配置，且在层叠方向延伸，过孔(300)具有配置在基准单元(100)的基准过孔(310)和配置在附加单元(200)的附加过孔(320)，附加过孔(320)在与基准过孔(310)接触的位置具有比基准过孔(310)的直径小的直径。基准过孔(310)的直径小的直径。基准过孔(310)的直径小的直径。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置及其制造方法


[0001]本专利技术涉及半导体装置及其制造方法。

技术介绍

[0002]以往，作为存储装置，已知有DRAM(Dynamic Random Access Memory，动态随机存取存储器)等易失性存储器(RAM)。对于DRAM要求大容量化，以能够承受运算装置(以下称为逻辑芯片)的高性能化和数据量的增大。因此，通过存储器(存储单元阵列、存储芯片)的微细化以及单元的平面增设来实现大容量化。另一方面，由于微细化导致对噪声的脆弱性、管芯(die)面积的增加等，这种大容量化达到了极限。
[0003]因此，最近开发了层叠多个平面式存储器来进行三维化(3D化)从而实现大容量化的技术。而且，曾提出了将层叠的多个模块电连接的半导体模块(例如，参照专利文献1和2)。
[0004]现有技术文献
[0005]专利文献
[0006]专利文献1：日本特开2016
‑
46447号公报；
[0007]专利文献2：日本特开2012
‑
227328号公报。

技术实现思路

[0008]专利技术要解决的问题
[0009]在专利文献1的半导体模块的形成方法中，形成从最上层的电极贯穿到最下层的电极表面的通孔。在专利文献1中，在通过蚀刻形成通孔时，使最上层和中间层的电极作为硬掩模发挥功能。因此，越是上层的电极，暴露于蚀刻的时间越长。由此，上层的电极受到损伤而变薄。特别地，存在当层叠片数变多时电极的损伤变大的问题。此外，层叠片数越多，最上层的开口直径越大。因此，贯穿电极区域的面积增加。
[0010]此外，专利文献2所公开的半导体模块是在支承衬底上层叠三片模块而构成的。贯穿电极是按邻接的两片模块来配置的。通过多个贯穿电极将模块彼此电连接，从而将三张模块的布线层彼此连接。在多个贯穿电极的形成工序中，多个贯穿电极分别依次排他地形成。因此，贯穿电极的形成工序变长，制造成本增加。此外，在专利文献2中，使用在不同的层具有不同的开口的贯穿电极，因此层叠片数越多，开口部位越多，贯穿电极区域的面积越增加。
[0011]本专利技术的目的在于，提供一种能够抑制贯穿电极区域的面积的增加的半导体装置及其制造方法。
[0012]用于解决问题的方案
[0013]本专利技术涉及一种半导体装置，其层叠有多个电路模块，所述电路模块具有电路层和衬底主体，所述半导体装置具有：基准单元，其以使所述电路层邻接的方式层叠有至少两个所述电路模块；附加单元，其以使所述电路层邻接的方式层叠有其他的至少两个所述电
路模块，所述附加单元层叠在所述基准单元；以及过孔，其跨越所述基准单元和所述附加单元来配置，且在层叠方向上延伸，所述过孔具有：基准过孔，其配置在所述基准单元；以及附加过孔，其配置在所述附加单元，所述附加过孔在与所述基准过孔接触的位置具有比所述基准过孔的直径小的直径。
[0014]此外，优选地，所述附加过孔具有：附加过孔主体，其在层叠方向上贯穿所述附加单元；以及附加侧阻挡金属，其与所述附加过孔主体的外周面接触，并且与所述基准过孔接触。
[0015]此外，优选地，所述基准过孔从所述基准单元的与所述附加单元层叠的一侧的面起沿着层叠方向缩径并延伸。
[0016]此外，优选地，所述基准过孔的顶端部延伸至与所述附加单元所接触的另一个所述电路模块不同的所述电路模块的所述电路层。
[0017]此外，优选地，所述附加单元相对于所述基准单元层叠有多个。
[0018]此外，优选地，各所述电路模块的所述衬底主体具有围绕所述基准过孔或所述附加过孔并且沿着层叠方向延伸的电介质膜。
[0019]此外，本专利技术涉及一种半导体装置的制造方法，所述半导体装置层叠有多个电路模块，所述电路模块具有电路层和衬底主体，所述半导体装置的制造方法包括：基准单元形成工序，通过以使所述电路层邻接的方式层叠至少两个所述电路模块，从而形成基准单元；基准过孔形成工序，在所述基准单元的内部形成基准过孔，所述基准过孔在所述基准单元的层叠方向上延伸；附加单元形成工序，通过以将其他的至少两个所述电路模块的所述电路层邻接的方式进行层叠，从而形成附加单元；层叠工序，在所述基准单元层叠所述附加单元；以及附加过孔形成工序，形成贯穿所述附加单元并与所述基准过孔接触的附加过孔，所述附加过孔在所述附加单元的层叠方向上延伸。
[0020]此外，优选地，半导体装置的制造方法还包括：第一电介质膜形成工序，在基准单元形成工序时，在所述基准单元的所述电路模块的所述衬底主体形成电介质膜，所述电介质膜形成在如下位置，该位置围绕形成所述基准过孔的位置；以及第二电介质膜形成工序，在附加单元形成工序时，在所述附加单元的所述电路模块的所述衬底主体形成所述电介质膜，所述电介质膜形成在如下位置，该位置围绕形成所述附加过孔的位置。
[0021]专利技术效果
[0022]根据本专利技术，能够提供一种能够抑制贯穿电极区域的面积的增加的半导体装置及其制造方法。
附图说明
[0023]图1是表示本专利技术的第一实施方式的半导体装置的剖视图。
[0024]图2是表示第一实施方式的半导体装置的制造过程的剖视图。
[0025]图3是表示第一实施方式的半导体装置的制造过程的剖视图。
[0026]图4是表示第一实施方式的半导体装置的制造过程的剖视图。
[0027]图5是表示第一实施方式的半导体装置的制造过程的剖视图。
[0028]图6是表示第一实施方式的半导体装置的制造过程的剖视图。
[0029]图7是表示第一实施方式的半导体装置的制造过程的剖视图。
[0030]图8是表示第一实施方式的半导体装置的制造过程的剖视图。
[0031]图9是表示第一实施方式的半导体装置的制造过程的剖视图。
[0032]图10是表示第一实施方式的半导体装置的制造过程的剖视图。
[0033]图11是表示本专利技术的第二实施方式的半导体装置的剖视图。
[0034]图12是表示第二实施方式的半导体装置的制造过程的剖视图。
[0035]图13是表示第二实施方式的半导体装置的制造过程的剖视图。
[0036]图14是表示第二实施方式的半导体装置的制造过程的剖视图。
[0037]图15是表示第二实施方式的半导体装置的制造过程的剖视图。
[0038]图16是表示第二实施方式的半导体装置的制造过程的剖视图。
具体实施方式
[0039]以下，参照图1至图16，对本专利技术的各实施方式的半导体装置1及其制造方法进行说明。
[0040]各实施方式的半导体装置1例如是存储器模块，其构成为将多个电路模块10、20、30、40(RAM)层叠在接口模块(例如，Active Interposer(AIP)：有源中介层)上。接口模块也是电路模块的一例。不使用接口模块的结构也是存储器模块的一例。此外，在各实施方式的半导体装置1中，多个电路模块10、20、30、40通过贯穿电本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体装置，其层叠有多个电路模块，所述电路模块具有电路层和衬底主体，所述半导体装置具有：基准单元，其以使所述电路层邻接的方式层叠有至少两个所述电路模块；附加单元，其以使所述电路层邻接的方式层叠有其他的至少两个所述电路模块，所述附加单元层叠在所述基准单元；以及过孔，其跨越所述基准单元和所述附加单元来配置，且在层叠方向上延伸，所述过孔具有：基准过孔，其配置在所述基准单元；以及附加过孔，其配置在所述附加单元，所述附加过孔在与所述基准过孔接触的位置具有比所述基准过孔的直径小的直径。2.根据权利要求1所述的半导体装置，其中，所述附加过孔具有：附加过孔主体，其在层叠方向上贯穿所述附加单元；以及附加侧阻挡金属，其与所述附加过孔主体的外周面接触，并且与所述基准过孔接触。3.根据权利要求1或2所述的半导体装置，其中，所述基准过孔从所述基准单元的与所述附加单元层叠的一侧的面起沿着层叠方向缩径并延伸。4.根据权利要求1至3中任一项所述的半导体装置，其中，所述基准过孔的顶端部延伸至与所述附加单元所接触的另一个所述电路模块不同的所述电路模块的所述电路层。5.根据权利要求1至4中任一项所述的半导体装置，其中，所述附加单元相对于所述基准单元层叠有多个。6.根据权利要求1至5中任一项所述的半导体装置...

【专利技术属性】
技术研发人员：本间一郎，川越刚，
申请(专利权)人：超极存储器股份有限公司，
类型：发明
国别省市：