半导体模块、其制造方法以及半导体模块的安装体技术

本发明专利技术提供一种能够降低制造成本的半导体模块、其制造方法以及半导体模块的安装体。本发明专利技术涉及一种具有层叠的多个管芯的半导体模块(1)，包括：第一管芯(11)；第二管芯(12)，其在与层叠方向(C)交叉的方向与第一管芯(11)排列设置；第三管芯(13)，其横跨第一管芯(11)和第二管芯(12)在层叠方向(C)上配置，并且与相向的第一管芯(11)和第二管芯(12)的布线面电连接；突出端子(14)，其从第一管芯(11)和第二管芯(12)的布线面突出，并且在与层叠方向(C)交叉的方向上与第三管芯(13)的至少一个侧面相邻的空间区域中突出；再布线层(16)，其与突出端子(14)重叠配置。出端子(14)重叠配置。出端子(14)重叠配置。

【技术实现步骤摘要】
【国外来华专利技术】半导体模块、其制造方法以及半导体模块的安装体


[0001]本专利技术涉及半导体模块、其制造方法以及半导体模块的安装体。

技术介绍

[0002]以往，作为存储装置，已知有DRAM(DynamicRandom Access Memory：动态随机存取存储器)等易失性存储器。对于DRAM，要求其大容量化而能够足以承受运算装置(以下称为逻辑芯片)的高性能化和数据量的增大。因此，一直在通过存储器(存储单元阵列、存储芯片)的微细化以及单元的平面增设来谋求大容量化。另一方面，由于微细化导致对噪声的脆弱性、管芯(die)面积的增加等，这种大容量化达到了极限。
[0003]因此，最近开发了层叠多个平面式存储器来进行三维化(3D化)从而实现大容量化的技术。此外，提出了通过重叠配置多个芯片来减小多个芯片的设置面积的半导体模块(例如参考专利文献1)。
[0004]现有技术文献
[0005]专利文献
[0006]专利文献1：美国专利申请公开第2015/0255411号说明书。

技术实现思路

[0007]专利技术要解决的问题
[0008]在专利文献1中，露出了有效表面(active surface)的第二芯片配置在封装基板的第一面上。此外，在专利文献1中，第一芯片被配置成有效表面与封装基板的第一面和第二芯片的有效表面相向。而且，在专利文献1中，第一芯片与封装基板的第一面和第二芯片的有效表面电连接。
[0009]像这样，专利文献1公开的半导体模块能够大容量化。另一方面，专利文献1公开的半导体模块由于使用封装基板，因此制造成本比较高。因此，如果能够降低制造成本则更优选。
[0010]本专利技术的目的在于，提供能够降低制造成本的半导体模块、其制造方法以及半导体模块的安装体。
[0011]用于解决问题的方案
[0012]本专利技术涉及一种具有层叠的多个管芯的半导体模块，其包括：第一管芯；第二管芯，其在与层叠方向交叉的方向与所述第一管芯排列设置；第三管芯，其横跨所述第一管芯和所述第二管芯在层叠方向上配置，并且与相向的所述第一管芯和第二管芯的布线面电连接；突出端子，其从所述第一管芯和所述第二管芯的布线面突出，并且在与层叠方向交叉的方向上与所述第三管芯的至少一个侧面相邻的空间区域中突出；再布线层，其与所述突出端子重叠配置。
[0013]此外，优选所述第二管芯是供电管芯，其将由所述突出端子供给的电力供给至所述第三管芯。
[0014]此外，优选所述第二管芯在与层叠方向交叉的方向夹着所述第一管芯成对配置，所述第三管芯横跨所述第一管芯和所述成对配置的所述第二管芯成对配置。
[0015]此外，优选所述第三管芯具有在层叠方向与所述第二管芯重叠的阵列部和在层叠方向与所述第一管芯重叠的接口部。
[0016]此外，优选半导体模块还具有作为所述第三管芯的散热路径与所述第三管芯重叠的散热部。
[0017]此外，优选半导体模块还具有在层叠方向排列设置在所述再布线层的多个外部端子，所述外部端子具有连接端子和非连接端子，所述连接端子隔着所述再布线层与所述突出端子电连接，所述非连接端子在层叠方向上配置在与所述第三管芯重叠的位置且不与所述突出端子电连接。
[0018]此外，优选所述散热部包括在所述再布线层中且与所述第三管芯重叠的重合部和所述非连接端子。
[0019]此外，优选所述重合部具有断续地重叠的金属层以及连接相邻的所述金属层之间的散热导孔。
[0020]此外，优选所述散热部具有贯通所述再布线层的热扩散用构件。
[0021]此外，本专利技术涉及一种半导体模块的安装体，其具有上述的半导体模块以及安装基板，所述安装基板具有在层叠方向贯通的多个贯通端子，所述贯通端子与所述外部端子分别连接。
[0022]此外，本专利技术涉及一种半导体模块的制造方法，用于制造具有层叠的多个管芯的半导体模块，包括：在第一管芯和第二管芯的一个面形成突出端子的工序；将所述第一管芯和所述第二管芯排列设置在支承基板的工序；横跨所述第一管芯和所述第二管芯来配置第三管芯的工序；将所述第一管芯、所述第二管芯、所述第三管芯、以及所述突出端子塑封的工序；形成再布线层的工序，所述再布线层横跨所述第三管芯的露出面配置，并且与所述突出端子电连接；去除所述支承基板的工序。
[0023]此外，优选在将所述第一管芯和所述第二管芯排列设置在所述支承基板的工序中，在所述支承基板中配置所述第一管芯和所述第二管芯的多个组。
[0024]此外，优选在半导体模块的制造方法中，在所述塑封工序之后、所述形成再布线层的工序之前，还包括使所述第三管芯和所述突出端子露出的抛光工序。
[0025]此外，优选半导体模块的制造方法还包括将贯通所述再布线层的热扩散用构件配置在与所述第三管芯重叠的位置的工序。
[0026]专利技术效果
[0027]根据本专利技术，能够提供一种能够降低制造成本的半导体模块、其制造方法以及半导体模块的安装体。
附图说明
[0028]图1是表示本专利技术的第一实施方式涉及的半导体模块以及半导体模块的安装体的概略剖视图。
[0029]图2是表示第一实施方式的半导体模块的制造途中的概略剖视图。
[0030]图3是表示第一实施方式的半导体模块的制造途中的概略剖视图。
[0031]图4是表示第一实施方式的半导体模块的制造途中的概略立体图。
[0032]图5是表示第一实施方式的半导体模块的制造途中的概略剖视图。
[0033]图6是表示第一实施方式的半导体模块的制造途中的概略剖视图。
[0034]图7是表示第一实施方式的半导体模块的制造途中的概略剖视图。
[0035]图8是表示本专利技术的第二实施方式的半导体模块的散热部的概略结构图。
[0036]图9是表示本专利技术的第三实施方式的半导体模块的散热部的概略剖视图。
[0037]图10是表示本专利技术的变形例涉及的半导体模块的散热部的概略剖视图。
具体实施方式
[0038]下面，参照图1至图9来说明本专利技术的各实施方式涉及的半导体模块1、其制造方法以及半导体模块1的安装体100。
[0039]各实施方式涉及的半导体模块1例如是将运算装置(第一管芯11，以下称为逻辑芯片)和作为包含单层或层叠型RAM的RAM模块的RAM部13配置在再布线层16上的SIP(system in a package：系统级封装)。虽然不是特别限定，但半导体模块1是在具有焊球102的安装基板101上安装的半导体模块的安装体100，其配置在基板(未图示的主板等)上，使用焊球102(电源球等)而被电连接。或者，半导体模块1也可以不经由安装基板101和焊球102而直接配置在基板上。半导体模块1从基板得到电力，并且能够在基板之间收发数据。另外，在以下各实施方式中，将半导体模块1的层叠方向(厚度方向)作为层叠方向C进行说明。此外，沿着半导体模块1的层叠方向C，将配置有基板的一侧作为下方进行说明。沿着半导体模块1的本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种具有层叠的多个管芯的半导体模块，包括：第一管芯；第二管芯，其在与层叠方向交叉的方向与所述第一管芯排列设置；第三管芯，其横跨所述第一管芯和所述第二管芯在层叠方向上配置，并且与相向的所述第一管芯和第二管芯的布线面电连接；突出端子，其从所述第一管芯和所述第二管芯的布线面突出，并且在与层叠方向交叉的方向上与所述第三管芯的至少一个侧面相邻的空间区域中突出；以及再布线层，其与所述突出端子重叠配置。2.根据权利要求1所述的半导体模块，其中，所述第二管芯是供电管芯，其将由所述突出端子供给的电力供给至所述第三管芯。3.根据权利要求1或2所述的半导体模块，其中，所述第二管芯在与层叠方向交叉的方向夹着所述第一管芯成对配置，所述第三管芯横跨所述第一管芯和所述成对配置的所述第二管芯成对配置。4.根据权利要求1至3中任一项所述的半导体模块，其中，所述第三管芯具有阵列部和接口部，所述阵列部在层叠方向与所述第二管芯重叠，所述接口部在层叠方向与所述第一管芯重叠。5.根据权利要求1至4中任意一项所述的半导体模块，还具有：散热部，其作为所述第三管芯的散热路径与所述第三管芯重叠。6.根据权利要求1至5中任一项所述的半导体模块，还具有：在层叠方向排列设置在所述再布线层的多个外部端子，所述外部端子具有连接端子和非连接端子，所述连接端子隔着所述再布线层与所述突出端子电连接，所述非连接端子在层叠方向上配置在与所述第三管芯重叠的位置且不与所述突出端子电连接。7.根据权利要求6所述的半导体模块，其中，所述散热部由所述再布线层中与所述第三管芯重...

【专利技术属性】
技术研发人员：奥津文武，
申请(专利权)人：超极存储器股份有限公司，
类型：发明
国别省市：