半导体封装制造技术

根据本发明专利技术构思的半导体封装包括：第一半导体芯片，配置为包括第一半导体器件、第一半导体衬底、穿透所述第一半导体衬底的多个贯通电极、以及布置在所述第一半导体衬底的上表面上的多个第一芯片连接焊盘；多个第二半导体芯片，依次堆叠在所述第一半导体芯片的上表面上，并且配置为各自包括第二半导体衬底、由所述第一半导体芯片控制的第二半导体器件、以及布置在所述第二半导体衬底的上表面上的多个第二芯片连接焊盘；多条接合线，配置为将所述多个第一芯片连接焊盘连接到所述多个第二芯片连接焊盘；以及多个外部连接端子，附接到所述第一半导体芯片。述第一半导体芯片。述第一半导体芯片。

【技术实现步骤摘要】
半导体封装
[0001]相关申请的交叉引用
[0002]本申请要求向韩国知识产权局2020年8月24日提交的韩国专利申请No.10
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2020
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0106429和2020年10月21日提交的韩国专利申请No.10
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2020
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0137085的优先权，两个申请的公开内容通过全文引用合并于此。


[0003]本专利技术构思涉及半导体封装，更具体地，涉及包括多个半导体芯片的半导体封装。

技术介绍

[0004]随着电子产业的快速发展和不断增长的用户需求，电子产品更紧凑并且重量更此轻，为此目的，安装在电子产品上的半导体封装需要具有各种功能，同时减小尺寸。因此，已经开发了包括多个半导体芯片的半导体封装。

技术实现思路

[0005]本专利技术构思提供一种包括多个半导体芯片的半导体封装。
[0006]为解决以上技术问题，本专利技术构思提供如下的半导体封装。
[0007]根据实施例，一种半导体封装包括：第一半导体芯片，配置为包括第一半导体器件、第一半导体衬底、穿透所述第一半导体衬底的多个贯通电极、以及布置在所述第一半导体衬底的上表面上的多个第一芯片连接焊盘；多个第二半导体芯片，依次堆叠在所述第一半导体芯片的上表面上，并且配置为各自均包括第二半导体衬底、由所述第一半导体芯片控制的第二半导体器件、以及布置在所述第二半导体衬底的上表面上的多个第二芯片连接焊盘；多条接合线，配置为将所述多个第一芯片连接焊盘连接到所述多个第二芯片连接焊盘；模制层，配置为围绕所述多个第二半导体芯片和所述多条接合线；以及多个外部连接端子，附接到所述第一半导体芯片。
[0008]根据另一实施例，一种半导体封装包括：第一半导体芯片，配置为包括具有第一半导体器件的第一半导体衬底、布置在所述第一半导体衬底的有源表面上并且包括多个导电布线图案和围绕所述多个导电布线图案的线间绝缘层的布线层、穿透所述第一半导体衬底并且电连接到所述第一半导体器件的多个贯通电极、布置在所述第一半导体芯片的上表面上的多个第一芯片连接焊盘、以及布置在所述第一半导体芯片的下表面上的多个外部连接焊盘；多个第二半导体芯片，配置为各自均包括具有附接到各个第二半导体芯片的下表面的管芯粘合膜并且堆叠在所述第一半导体芯片的上表面上的第二半导体衬底、由所述第一半导体芯片控制的第二半导体器件、以及布置在各个第二半导体芯片的上表面上的多个第二芯片连接焊盘；多条接合线，配置为将所述多个第一芯片连接焊盘连接到所述多个第二芯片连接焊盘；模制层，配置为覆盖所述第一半导体芯片的上表面并且配置为围绕所述多个第二半导体芯片和所述多条接合线；以及多个外部连接端子，附接到所述多个外部连接焊盘。
[0009]根据另一实施例，一种半导体封装包括：重分布结构，配置为包括重分布绝缘层、布置在所述重分布绝缘层的上表面和下表面中的至少一个上的多个重分布线图案、以及多个重分布通孔，所述多个重分布通孔穿透所述重分布绝缘层以分别与所述多个重分布线图案中的一些连接和接触，并且每一个重分布通孔从其下侧到上侧逐渐加宽地延伸；逻辑半导体芯片，布置在所述重分布结构上并且配置为包括第一半导体衬底、布置在所述第一半导体衬底的有源表面上并且包括多个导电布线图案和围绕所述多个导电布线图案的线间绝缘层的布线层、布置在上表面上的多个第一芯片连接焊盘、以及连接到所述多个第一芯片连接焊盘并且穿透所述第一半导体衬底的多个贯通电极；支撑物，布置在所述重分布结构上以与所述逻辑半导体芯片间隔开，并且配置为包括在与所述第一半导体衬底的上表面相同的竖直高度处的上表面；多个动态随机存取存储器(DRAM)芯片，配置为各自具有附接到所述多个DRAM芯片中的各个DRAM芯片的下表面的管芯粘合膜，以使所述多个DRAM芯片的边缘在竖直方向上彼此对齐，并且依次堆叠在所述第一半导体衬底的无源表面和所述支撑物上方，并且配置为包括第二半导体衬底、由所述逻辑半导体芯片控制的DRAM器件、以及布置在所述多个DRAM芯片中的各个DRAM芯片的上表面上并且配置为包括具有16比特至64比特的宽度的数据总线的多个第二芯片连接焊盘；多条接合线，配置为各自均包括附接到所述多个第一芯片连接焊盘中对应的一个的一个端部和附接到所述多个第二芯片连接焊盘中对应的一个的另一端部，并且所述多条接合线被配置为从所述多个第二芯片连接焊盘延伸到所述多个第一芯片连接焊盘；模制层，配置为覆盖所述重分布结构的上表面并且配置为围绕所述多个DRAM芯片和所述多条接合线；以及多个外部连接端子，附接到所述重分布结构的下表面。
附图说明
[0010]根据以下结合附图进行的详细描述，将更清楚地理解本专利技术构思的实施例，在全部附图中相似的附图标记指代相似的元件。在附图中：
[0011]图1和图2是根据本专利技术构思的示例实施例的半导体封装的截面图；
[0012]图3A至图3D是根据本专利技术构思的示例实施例依次示出制造半导体封装的方法的截面图；
[0013]图4和图5是根据本专利技术构思的示例实施例的半导体封装的截面图；
[0014]图6A至图6E是根据本专利技术构思的示例实施例依次示出制造半导体封装的方法的截面图；
[0015]图7至图16是根据本专利技术构思的示例实施例的半导体封装的截面图；
[0016]图17A和图17B是根据专利技术构思的实施例示出半导体封装中包括的第一半导体芯片的示例的电路图；
[0017]图18至图21是根据本专利技术构思的示例实施例的半导体封装的截面图；以及
[0018]图22和图23是根据本专利技术构思的示例实施例示出包括半导体封装的系统的截面图。
具体实施方式
[0019]图1和图2是根据本专利技术构思的示例实施例的半导体封装的截面图。
[0020]参考图1，半导体封装1包括：第一半导体芯片100、以及依次堆叠在第一半导体芯片100上的多个第二半导体芯片200。在一些实施例中，四个或八个第二半导体芯片200可以堆叠在一个第一半导体芯片100上。在一些实施例中，多个第二半导体芯片200中的每一个可以是包括存储器件的存储器半导体芯片，并且第一半导体芯片100可以是包括用于控制第二半导体芯片200中每一个的存储器件的电路在内的逻辑半导体芯片，存储器件例如是动态随机存取存储器(DRAM)器件或闪存器件。
[0021]第一半导体芯片100可以被称为基础管芯、基础芯片、控制器管芯、控制器芯片、缓冲器管芯或缓冲器芯片。第二半导体芯片200可以被称为存储器管芯、存储器芯片、核心管芯或核心芯片。在一些实施例中，当第二半导体芯片200包括DRAM器件时，第二半导体芯片200可以被称为DRAM管芯或DRAM芯片。在一些实施例中，当第二半导体芯片200包括闪存器件时，第二半导体芯片200可以被称为闪存管芯或闪存芯片。
[0022]第一半导体芯片100可以包括：第一半导体衬底110，具有在其有源表面中形成的第一半导体器件112；以及布线层130，布置在第一半导体衬底110的有源表面上。第一半本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体封装，包括：第一半导体芯片，配置为包括第一半导体器件、第一半导体衬底、穿透所述第一半导体衬底的多个贯通电极、以及布置在所述第一半导体衬底的上表面上的多个第一芯片连接焊盘；多个第二半导体芯片，依次堆叠在所述第一半导体芯片的上表面上，并且配置为各自均包括第二半导体衬底、由所述第一半导体芯片控制的第二半导体器件、以及布置在所述第二半导体衬底的上表面上的多个第二芯片连接焊盘；多条接合线，配置为将所述多个第一芯片连接焊盘连接到所述多个第二芯片连接焊盘；模制层，配置为围绕所述多个第二半导体芯片和所述多条接合线；以及多个外部连接端子，附接到所述第一半导体芯片。2.根据权利要求1所述的半导体封装，其中所述多个第二半导体芯片堆叠在所述第一半导体衬底的无源表面上，并且其中所述多个第一芯片连接焊盘和所述第一半导体器件通过所述多个贯通电极彼此电连接。3.根据权利要求1所述的半导体封装，其中所述多个外部连接端子堆叠在所述第一半导体衬底的无源表面上，并且其中所述多个外部连接端子和所述第一半导体器件通过所述多个贯通电极彼此电连接。4.根据权利要求1所述的半导体封装，其中所述多个外部连接端子被附接到布置在所述第一半导体芯片的下表面上的多个外部连接焊盘，并且其中所述模制层布置在所述第一半导体芯片上，以覆盖所述第一半导体芯片的上表面并且围绕所述多个第二半导体芯片和所述多条接合线，并且所述模制层的水平宽度与所述第一半导体芯片的水平宽度相同。5.根据权利要求1所述的半导体封装，其中所述多个第二半导体芯片的至少一部分从所述第一半导体芯片向外突出以从所述第一半导体芯片悬空。6.根据权利要求1所述的半导体封装，还包括：重分布结构，布置在所述第一半导体芯片和所述多个外部连接端子之间，并且配置为包括重分布绝缘层和重分布导电结构，其中所述多个外部连接端子附接到所述重分布结构的下表面，并且其中所述模制层布置在所述第一半导体芯片上以覆盖所述重分布结构的上表面并且围绕所述第一半导体芯片、所述多个第二半导体芯片和所述多条接合线，并且所述模制层的水平宽度与所述重分布结构的水平宽度相同。7.根据权利要求6所述的半导体封装，还包括：支撑物，布置在所述重分布结构上以与所述第一半导体芯片间隔开，并且配置为包括在与所述第一半导体衬底的上表面相同的竖直高度处的上表面，其中所述多个第二半导体芯片堆叠在所述第一半导体芯片和所述支撑物上方。8.根据权利要求1所述的半导体封装，其中所述多个第二半导体芯片是具有动态随机
存取存储器DRAM器件的DRAM芯片，并且所述第一半导体芯片是包括用于控制所述多个第二半导体芯片的DRAM器件的电路在内的逻辑半导体芯片。9.根据权利要求8所述的半导体封装，其中所述多个第二半导体芯片中每一个的数据总线的宽度是16比特至64比特，并且其中所述半导体封装的数据总线的宽度是16比特至256比特。10.根据权利要求9所述的半导体封装，其中所述第一半导体器件包括：串行器
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解串器电路，用于减少连接到所述多个第二芯片连接焊盘的数据焊盘的支路的数量。11.根据权利要求1所述的半导体封装，其中所述多个第二半导体芯片中的每一个通过所述多条接合线中的不同接合线电连接到所述第一半导体芯片，并且其中所述多条接合线将所述多个第二半导体芯片中每一个的多个第二芯片连接焊盘彼此对应地直接连接到所述第一半导体芯片的多个后焊盘。12.根据权利要求1所述的半导体封装，其中所述多个第二半导体芯片中的每一个包括附接到其下表面的管芯粘合膜，并且所述多个第二半导体芯片依次堆叠在所述第一半导体芯片上以在竖直方向上彼此重叠，并且其中与所述多个第二半导体芯片中除最上面的第二半导体芯片以外的其他第二半导体芯片的多个第二芯片连接焊盘连接的多条接合线中的每一条的一个端部掩埋在所述管芯粘合膜中。13.一种半导体封装，包括：第一半导体芯片，配置为包括：包括第一半导体器件的第一半导体衬底；布置在所述第一半导体衬底的有源表面上的布线层，包括多个导电布线图案和围绕所述多个导电布线图案的线间绝缘层；多个贯通电极，穿透所述第一半导体衬底并且电连接到所述第一半导体器件...

【专利技术属性】
技术研发人员：李满浩，宋垠锡，吴琼硕，全成桓，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：