场效应晶体管及场效应晶体管的制造方法技术

本发明专利技术涉及一种场效应晶体管及场效应晶体管的制造方法。本发明专利技术的课题在于降低栅极/源极间泄漏电流。本发明专利技术是一种沟槽型FET，其中，比从氮化绝缘层N的外周侧向上方延伸的线靠内侧的氧化绝缘层O1的厚度Δ1为氮化绝缘层N的厚度d的1/2以上，氮化绝缘层N的上端与栅极区域之间的氧化绝缘层O3的厚度Δ2为氮化绝缘层N的厚度d的1/2以上。层N的厚度d的1/2以上。层N的厚度d的1/2以上。

【技术实现步骤摘要】
场效应晶体管及场效应晶体管的制造方法


[0001]本专利技术涉及一种场效应晶体管，尤其是屏蔽栅沟槽型FET(field
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effect transistor，场效应晶体管)。

技术介绍

[0002]以往，作为功率晶体管，广泛使用场效应晶体管(FET:field
‑
effect transistor)，作为其一，有屏蔽栅沟槽型FET。此外，FET通常为MOSFET(金属氧化半导体场效应晶体管:Metal
‑
Oxide
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Semiconductor Field
‑
Effect Transistor)。
[0003]该屏蔽栅沟槽型FET是在形成于半导体衬底的沟槽内配置栅极区域(栅极电极)的垂直型沟槽型FET的一种，在沟槽内设置与栅极区域不同的屏蔽栅极区域(屏蔽栅极电极)。
[0004]屏蔽栅沟槽型FET与通常的沟槽型FET相比，存在以下等优点:能够降低漏极
·
源极间的接通电阻，另外能够降低栅极及栅极/漏极间电容(参照现有技术文献1)。
[0005]此处，在屏蔽栅沟槽型FET中，作为沟槽内侧的氧化绝缘层(SiO2:以下也表述为SiO2、氧化硅)，在沟槽的内壁形成热氧化绝缘层的情况较多。而且，提出了在该情况下，为了抑制热氧化绝缘层在后续工序中生长，而在热氧化绝缘层的内侧形成氮化绝缘层(以下，也表述为SiN:氮化硅)(参照专利文献2)。
[0006][现有技术文献][0007][专利文献][0008][专利文献1]日本专利特表2009
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505403号公报
[0009][专利文献2]日本专利特开2010
‑
537428号公报

技术实现思路

[0010][专利技术所要解决的问题][0011]此处，在屏蔽栅沟槽型FET中，当在沟槽内下部的氧化绝缘层内形成屏蔽栅极区域之后，在其上方介置相对较厚的氧化绝缘层而形成栅极区域。此外，栅极/屏蔽栅极间的氧化绝缘层由于栅极区域及屏蔽栅极区域通常由多晶硅形成，所以被称为inter
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poly氧化绝缘层:IPO。
[0012]栅极区域的形成是在以下状态下进行:在将沟槽内的屏蔽栅极区域上方的氧化绝缘层去除之后将沟槽内上部的氮化绝缘层去除，露出沟槽内壁的氧化层。由于确实地进行氮化绝缘层的去除，所以氮化绝缘层的上端会位于比周边的氧化绝缘层的上表面靠下方，从而在氧化绝缘层的表面产生凹部。
[0013]在将上部的氮化绝缘层去除之后，例如利用CVD(chemical vapor deposition，化学气相沉积)来沉积氧化物，调整栅极侧的氧化绝缘层的层厚，但有时无法由利用CVD形成的氧化绝缘层充分填埋伴随氮化绝缘层去除而产生的凹部，从而在此处残留凹部。在利用CVD形成氧化绝缘层之后，在沟槽内的上部空间形成栅极区域，但所述氮化绝缘层去除后的凹部成为栅极区域的突起部。如果在栅极区域存在突起，那么电场容易集中在此处，而有栅
极/源极间的泄漏电流变大的可能性。
[0014][解决问题的技术手段][0015]本专利技术是一种场效应晶体管，具有：沟槽，形成在半导体衬底；氧化绝缘层，收容在所述沟槽内；屏蔽栅极区域，配置在所述氧化绝缘层中的下部；栅极区域，配置在所述氧化绝缘层中的所述屏蔽栅极区域的上方且与其隔开间隔；以及氮化绝缘层，以覆盖所述氧化绝缘层中的、所述屏蔽栅极区域的侧方周围及底部且与其隔开间隔的方式配置；比从所述氮化绝缘层的外周侧向上方延伸的线靠内侧的所述氧化绝缘层的厚度为所述氮化绝缘层的厚度的1/2以上，或者所述氮化绝缘层的上端与所述栅极区域之间的所述氧化绝缘层的厚度为所述氮化绝缘层的厚度的1/2以上。
[0016]另外，本专利技术是一种场效应晶体管，具有：沟槽，形成在半导体衬底；氧化绝缘层，收容在所述沟槽内；屏蔽栅极区域，配置在所述氧化绝缘层中的下部；栅极区域，配置在所述氧化绝缘层中的所述屏蔽栅极区域的上方且与其隔开间隔；以及氮化绝缘层，以覆盖所述氧化绝缘层中的、所述屏蔽栅极区域的侧方周围及底部且与其隔开间隔的方式配置；所述氮化绝缘层的上端与所述栅极区域之间的所述氧化绝缘层的厚度为特定的厚度以上，所述氮化绝缘层的上端的上方的氧化绝缘层的表面具有凸形状。
[0017]本专利技术是一种场效应晶体管的制造方法，在半导体衬底形成沟槽，在所述沟槽内沉积第1氧化绝缘层，在所述氧化绝缘层上沉积氮化绝缘层，在所述氮化绝缘层上沉积第2氧化绝缘层，在所述第2氧化绝缘层的内侧且所述沟槽内的下部形成屏蔽栅极区域，在所述屏蔽栅极区域的上方沉积中间绝缘层，在所述沟槽内的上部将第2氧化绝缘层去除而露出所述氮化绝缘层，通过将所述沟槽内的上部的所述氮化绝缘层去除，在所述中间绝缘层与所述第1氧化绝缘层之间，将所述氮化绝缘层去除，来形成具有与所述氮化绝缘层的厚度对应的宽度的凹部，在将所述氮化绝缘层去除而露出的第1氧化绝缘层及所述中间绝缘层上沉积第3氧化绝缘层，并且，此时使所述第3氧化绝缘层的形成厚度为所述氮化绝缘层的厚度的1/2以上，由此填埋所述凹部，使该部分的表面呈平面或朝向上方呈凸状，在所述氧化绝缘层的内侧且所述沟槽的上部形成栅极区域。
[0018][专利技术的效果][0019]根据本专利技术，能够对伴随氮化绝缘层的去除而产生的凹部进行填埋，从而避免电场集中在栅极区域。
附图说明
[0020]图1是示意性地表示本实施方式的场效应晶体管(屏蔽栅沟槽型FET(n通道))的构造的图。
[0021]图2A是表示本实施方式的屏蔽栅极型FET的制造方法(沟槽的形成)的图。
[0022]图2B是表示本实施方式的屏蔽栅极型FET的制造方法(多晶硅52的填充)的图。
[0023]图2C是表示本实施方式的屏蔽栅极型FET的制造方法(屏蔽栅极区域34的形成)的图。
[0024]图2D是表示本实施方式的屏蔽栅极型FET的制造方法(氧化绝缘层O3的形成)的图。
[0025]图3A是表示本实施方式的屏蔽栅极型FET的制造方法(氧化绝缘层O1的去除)的
图。
[0026]图3B是表示本实施方式的屏蔽栅极型FET的制造方法(氮化绝缘层N的去除)的图。
[0027]图3C是表示本实施方式的屏蔽栅极型FET的制造方法(利用CVD填埋凹部)的图。
[0028]图3D是表示本实施方式的屏蔽栅极型FET的制造方法(栅极区域用多晶硅54的形成)的图。
[0029]图4A是表示比较例中的屏蔽栅极型FET的制造方法(氧化绝缘层O1的去除)的图。
[0030]图4B是表示比较例中的屏蔽栅极型FET的制造方法(氮化绝缘层N的去除)的图。
[0031]图4C是表示比较例中的填埋凹部的图。
[0032]图5是表示比较例中的电场集中的图。
[0033]图6A是表示本实施方式中的去除氮化绝缘层N的图。
[0034]图6B是表示本实施方式中的填埋凹部的图。...

【技术保护点】

【技术特征摘要】
1.一种场效应晶体管，具有沟槽，形成在半导体衬底；氧化绝缘层，收容在所述沟槽内；屏蔽栅极区域，配置在所述氧化绝缘层中的下部；栅极区域，配置在所述氧化绝缘层中的所述屏蔽栅极区域的上方且与其隔开间隔；以及氮化绝缘层，以覆盖所述氧化绝缘层中的、所述屏蔽栅极区域的侧方周围及底部且与其隔开间隔的方式配置；比从所述氮化绝缘层的外周侧向上方延伸的线靠内侧的所述氧化绝缘层的厚度为所述氮化绝缘层的厚度的1/2以上，或者所述氮化绝缘层的上端与所述栅极区域之间的所述氧化绝缘层的厚度为所述氮化绝缘层的厚度的1/2以上。2.一种场效应晶体管，具有：沟槽，形成在半导体衬底；氧化绝缘层，收容在所述沟槽内；屏蔽栅极区域，配置在所述氧化绝缘层中的下部；栅极区域，配置在所述氧化绝缘层中的所述屏蔽栅极区域的上方且与其隔开间隔；以及氮化绝缘层，以覆盖所述氧化绝缘层中的、所述屏蔽栅极区域的侧方周围及底部且与其隔开间隔的方式配置；所述氮化绝缘层的上端与所述栅极区域之间的所述氧...

【专利技术属性】
技术研发人员：白井伸幸，松浦伸悌，
申请(专利权)人：上海韦尔半导体股份有限公司，
类型：发明
国别省市：