半导体器件以及包括该半导体器件的数据存储系统技术方案

本发明专利技术提供一种半导体器件以及包括该半导体器件的数据存储系统。该半导体器件可以包括：半导体基板；在半导体基板上的外围电路结构；板图案，在外围电路结构上并具有间隙；以及堆叠结构，在板图案上并包括第一堆叠区域和第二堆叠区域。第一堆叠区域可以包括在垂直于半导体基板的上表面的垂直方向上堆叠的栅电极，第二堆叠区域可以包括导体堆叠区域和绝缘体堆叠区域两者，导体堆叠区域包括在垂直方向上堆叠的导电层，绝缘体堆叠区域包括在与导电层基本相同的高度水平处的模制绝缘层。半导体器件还可以包括：垂直存储结构，延伸穿过第一堆叠区域；以及源极接触插塞，电连接到导体堆叠区域的导电层中的至少一个并接触板图案。区域的导电层中的至少一个并接触板图案。区域的导电层中的至少一个并接触板图案。

【技术实现步骤摘要】
半导体器件以及包括该半导体器件的数据存储系统


[0001]本公开涉及半导体器件以及包括该半导体器件的数据存储系统。

技术介绍

[0002]对用于需要数据存储能力的电子系统中的存储高容量数据的半导体器件的需求日益增长。因此，已经有了对用于增大半导体器件的数据存储容量的措施的研究。例如，一种提出的用于增大半导体器件的数据存储容量的方法使用包括三维排列的存储单元而不是二维排列的存储单元的半导体器件。

技术实现思路

[0003]本公开的一些方面提供表现出改善的电性能和/或具有增大的集成密度的半导体器件。本公开的一些方面提供包括半导体器件的数据存储系统，该半导体器件表现出改善的电性能和/或具有增大的集成密度。
[0004]根据一些示例实施方式，一种半导体器件可以包括：半导体基板；在半导体基板上的外围电路结构；在外围电路结构上并具有间隙的板图案；以及堆叠结构，在板图案上并包括第一堆叠区域和与第一堆叠区域间隔开的第二堆叠区域。第一堆叠区域可以包括在垂直于半导体基板的上表面的垂直方向上堆叠的栅电极，第二堆叠区域可以包括导体堆叠区域和绝缘体堆叠区域两者，导体堆叠区域包括在垂直方向上堆叠的导电层，绝缘体堆叠区域包括在与导电层基本相同的高度水平处的模制绝缘层。半导体器件还可以包括：垂直存储结构，延伸穿过第一堆叠区域；以及源极接触插塞，电连接到导体堆叠区域的导电层中的至少一个并接触板图案。
[0005]根据一些示例实施方式，一种半导体器件可以包括：半导体基板；在半导体基板上的外围电路结构；板图案，在外围电路结构上并具有彼此间隔开的间隙；以及堆叠结构，在板图案上并包括彼此间隔开的第一堆叠区域和彼此间隔开的第二堆叠区域。每个第一堆叠区域可以包括在垂直于半导体基板的上表面的垂直方向上堆叠的栅电极，每个第二堆叠区域可以包括导体堆叠区域和绝缘体堆叠区域两者，导体堆叠区域包括在垂直方向上堆叠的导电层，绝缘体堆叠区域包括在与导电层基本相同的高度水平处的模制绝缘层。半导体器件可以进一步包括：延伸穿过第一堆叠区域的垂直存储结构；延伸穿过第二堆叠区域的源极接触插塞；延伸穿过堆叠结构的分隔结构；具有比堆叠结构高的水平的源极连接线；以及具有比堆叠结构高的水平的位线。当在平面图中观看时，每个间隙可以具有在平行于半导体基板的上表面的第一方向上延伸的线形或条形。当在平面图中观看时，第一堆叠区域和第二堆叠区域在平行于半导体基板的上表面并垂直于第一方向的第二方向上彼此间隔开。第二堆叠区域的绝缘体堆叠区域可以与间隙重叠。在每个第二堆叠区域中，第二堆叠区域的导电层中的至少一个可以电连接到延伸穿过第二堆叠区域的源极接触插塞。每条源极连接线可以具有在第二方向上延伸的线形。每条位线可以具有在第二方向上延伸的线形。源极接触插塞可以包括与源极连接线重叠的第一源极接触插塞以及与位线重叠的第二源极
接触插塞。
[0006]根据一些示例实施方式，一种数据存储系统可以包括：半导体器件，包括输入/输出图案；以及控制器，通过输入/输出图案电连接到半导体器件并配置为控制半导体器件。该半导体器件可以包括：半导体基板；在半导体基板上的外围电路结构；板图案，在外围电路结构上并具有彼此间隔开的间隙；以及堆叠结构，在板图案上并包括彼此间隔开的第一堆叠区域和彼此间隔开的第二堆叠区域。每个第一堆叠区域可以包括在垂直于半导体基板的上表面的垂直方向上堆叠的栅电极，每个第二堆叠区域可以包括导体堆叠区域和绝缘体堆叠区域两者，导体堆叠区域包括在垂直方向上堆叠的导电层，绝缘体堆叠区域包括在与导电层基本相同的高度水平处的模制绝缘层。半导体器件还可以包括：延伸穿过第一堆叠区域的垂直存储结构；延伸穿过第二堆叠区域的源极接触插塞；延伸穿过堆叠结构的分隔结构；具有比堆叠结构高的水平的源极连接线；以及具有比堆叠结构高的水平的位线。当在平面图中观看时，每个间隙可以具有在平行于半导体基板的上表面的第一方向上延伸的线形或条形。当在平面图中观看时，第一堆叠区域和第二堆叠区域可以在平行于半导体基板的上表面并垂直于第一方向的第二方向上彼此间隔开。第二堆叠区域的绝缘体堆叠区域可以与间隙重叠。在每个第二堆叠区域中，第二堆叠区域的导电层中的至少一个可以电连接到穿过第二堆叠区域的源极接触插塞。每条源极连接线可以具有在第二方向上延伸的线形。每条位线可以具有在第二方向上延伸的线形。源极接触插塞可以包括与源极连接线重叠的第一源极接触插塞以及与位线重叠的第二源极接触插塞。
附图说明
[0007]从下面结合附图进行的详细描述，本公开的以上和其它的方面、特征和优点将被更清楚地理解。
[0008]图1至图5B是示出根据一些示例实施方式的半导体器件的示例的图。
[0009]图6是示出根据一些示例实施方式的半导体器件的修改示例的剖视图。
[0010]图7是示出根据一些示例实施方式的半导体器件的修改示例的平面图。
[0011]图8是示出根据一些示例实施方式的半导体器件的修改示例的剖视图。
[0012]图9是示出根据一些示例实施方式的半导体器件的修改示例的平面图。
[0013]图10是示出根据一些示例实施方式的半导体器件的修改示例的剖视图。
[0014]图11至图13是示出根据一些示例实施方式的半导体器件的修改示例的图。
[0015]图14是示出根据一些示例实施方式的半导体器件的修改示例的剖视图。
[0016]图15是示出根据一些示例实施方式的半导体器件的修改示例的剖视图。
[0017]图16是示出根据一些示例实施方式的半导体器件的修改示例的平面图。
[0018]图17是示出根据一些示例实施方式的半导体器件的修改示例的剖视图。
[0019]图18是示出根据一些示例实施方式的半导体器件的修改示例的剖视图。
[0020]图19是示出根据一些示例实施方式的半导体器件的修改示例的剖视图。
[0021]图20是示出根据一些示例实施方式的形成半导体器件的方法的示例的工艺流程图。
[0022]图21是示出根据一些示例实施方式的包括半导体器件的数据存储系统的示意图。
[0023]图22是示出根据一些示例实施方式的包括半导体器件的数据存储系统的示意性
透视图。
[0024]图23是示出根据一些示例实施方式的包括半导体器件的数据存储系统的示意性剖视图。
具体实施方式
[0025]在下文，将参照附图描述一些示例实施方式。在下文，诸如“上”、“上部”、“上表面”、“下”、“下部”、“下表面”、“侧表面”等的术语可以参照附图来理解。诸如“上”、“中间”和“下”的术语可以用其它术语(例如“第一”、“第二”和“第三”等)来代替，以用于描述说明书的元件。诸如“第一”和“第二”的术语可以用来描述各种元件，但是所述元件不受所述术语限制，“第一元件”可以视情况在这里被可互换地称为“第二元件”。
[0026]将参照图1、图2、图3A、图3B、图4A、图4B和图4C描述根据一些示例实施方式的半导体器件的示例。图1是示出根据一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：半导体基板；在所述半导体基板上的外围电路结构；板图案，具有间隙并在所述外围电路结构上；堆叠结构，在所述板图案上并包括第一堆叠区域和与所述第一堆叠区域间隔开的第二堆叠区域，其中所述第一堆叠区域包括在垂直于所述半导体基板的上表面的垂直方向上堆叠的栅电极，其中所述第二堆叠区域包括导体堆叠区域，所述导体堆叠区域包括在所述垂直方向上堆叠的导电层，以及其中所述第二堆叠区域包括绝缘体堆叠区域，所述绝缘体堆叠区域包括在与所述导电层基本相同的高度水平处的模制绝缘层；垂直存储结构，延伸穿过所述第一堆叠区域；以及源极接触插塞，电连接到所述导体堆叠区域的所述导电层中的至少一个并与所述板图案接触。2.根据权利要求1所述的半导体器件，进一步包括：在所述堆叠结构上的位线；以及第一外围接触插塞，至少延伸穿过所述绝缘体堆叠区域并电连接到所述外围电路结构的第一外围焊盘；第一位线连接插塞，将所述垂直存储结构和所述位线彼此电连接；以及第二位线连接插塞，将所述第一外围接触插塞和所述位线彼此电连接，其中：所述间隙具有在平行于所述半导体基板的所述上表面的第一方向上延伸的线形或条形；以及所述位线具有在平行于所述半导体基板的所述上表面并垂直于所述第一方向的第二方向上延伸的线形或条形。3.根据权利要求2所述的半导体器件，进一步包括：在所述堆叠结构上的第一源极连接线；以及源极连接图案，其中所述源极接触插塞包括与所述第一源极连接线重叠的至少一个第一源极接触插塞以及不与所述第一源极连接线重叠的第二源极接触插塞；其中所述第二源极接触插塞中的至少一个与所述位线重叠；其中所述源极连接图案将所述第一源极连接线与所述第一源极接触插塞电连接；其中所述第一源极连接线具有在所述第二方向上延伸的线形；以及其中所述第一源极连接线的宽度大于所述位线的宽度。4.根据权利要求3所述的半导体器件，其中：所述第一源极连接线的所述宽度为所述位线的所述宽度的三倍至十倍。5.根据权利要求3所述的半导体器件，其中：所述源极接触插塞中的至少一个源极接触插塞在所述绝缘体堆叠区域和所述导体堆叠区域之间；以及所述源极连接图案将所述至少一个源极接触插塞与所述第一源极连接线电连接。6.根据权利要求3所述的半导体器件，进一步包括：第一图案，至少接触所述导体堆叠区域的所述导电层当中的最上面的导电层；以及
第二图案，将所述第一图案和所述源极接触插塞彼此电连接，其中所述源极接触插塞通过所述第一图案和所述第二图案电连接到所述导电层中的至少一个；以及其中所述源极连接图案与所述第二图案当中的电连接到所述第一源极接触插塞的第二图案接触并电连接。7.根据权利要求3所述的半导体器件，进一步包括：外部源极接触插塞，与所述第一堆叠区域和所述第二堆叠区域间隔开并接触所述板图案；以及第二源极连接线，在所述外部源极接触插塞上将所述外部源极接触插塞彼此电连接，其中所述源极接触插塞和所述外部源极接触插塞具有与所述半导体基板的所述上表面距离相等的上表面；以及其中所述第二源极连接线和所述第一源极连接线距所述半导体基板的所述上表面相等的距离。8.根据权利要求7所述的半导体器件，进一步包括：源极外围接触插塞，电连接到所述外围电路结构的源极焊盘并具有上表面，所述上表面具有距所述半导体基板的所述上表面的比所述栅电极当中的最上面的栅电极距所述半导体基板的所述上表面的水平更远的水平；第一上互连结构，电连接所述第一源极连接线与所述第二源极连接线；以及第二上互连结构，电连接所述第一上互连结构与所述源极外围接触插塞。9.根据权利要求1所述的半导体器件，进一步包括：延伸穿过所述堆叠结构的分隔结构，其中，在平面图中，所述分隔结构包括彼此相对的第一主分隔结构和第二主分隔结构，所述间隙插设在所述第一主分隔结构和所述第二主分隔结构之间；其中所述第二堆叠区域在所述第一主分隔结构和所述第二主分隔结构之间；以及其中所述第二堆叠区域的所述导体堆叠区域包括：在所述第一主分隔结构和所述绝缘体堆叠区域之间的第一堆叠部分；在所述第二主分隔结构和所述绝缘体堆叠区域之间的第二堆叠部分；以及连接所述第一堆叠部分与所述第二堆叠部分的第三堆叠部分。10.根据权利要求9所述的半导体器件，其中：所述间隙具有在平行于所述半导体基板的所述上表面的第一方向上延伸的线形或条形；以及当从其上布置有所述导电层之一的高度水平在平面图中观看时，所述第三堆叠部分包括在朝向所述绝缘体堆叠区域的方向上凸起的部分。11.根据权利要求9所述的半导体器件，其中：当从所述导电层之一的高度水平在平面图中观看时，在所述第一堆叠部分和所述绝缘体堆叠区域之间的第一边界以及在所述第二堆叠部分和所述绝缘体堆叠区域之间的第二边界为在平行于所述半导体基板的所述上表面的第一方向上延伸的线的形式；以及在所述第三堆叠部分和所述绝缘体堆叠区域之间的第三边界在平行于所述半导体基板...

【专利技术属性】
技术研发人员：李昇珉，金俊亨，金江旻，任峻成，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：