一种显示器上电复位电路制造技术

本实用新型专利技术提供了一种显示器上电复位电路，包括：时序延迟子电路、压差控制子电路；时序延迟子电路包括：第一级时延电路、第二级时延电路、第三级时延电路、第四级时延电路；第一级时延电路包括：R7电阻、C3电容、D5二极管；第二级时延电路包括：R1电阻、R2电阻、C1电容、D2二极管；第三级时延电路包括：R6电阻、C2电容、D4二极管；第四级时延电路包括：R8电阻、C4电容、D6二极管；压差控制子电路包括：R3电阻、R4电阻、R5电阻、Q1三极管、D3二极管。本实用新型专利技术易于实现显示器CPU上电时序管理，可匹配市场上绝大部分显示器CPU，并具有掉电时电压钳位功能，使得CPU断电时各个电压间压差不超过2V。使得CPU断电时各个电压间压差不超过2V。使得CPU断电时各个电压间压差不超过2V。

【技术实现步骤摘要】
一种显示器上电复位电路


[0001]本技术涉及显示终端
，具体而言，涉及一种显示器上电复位电路。

技术介绍

[0002]车载多功能显示终端由CPU作为核心处理单元，CPU需要按照时序进行上电，以确保内部的各个模块(例如：core、mpu、外设)都正常工作，因此需要对CPU进行上电的时序管理。
[0003]通常设计中会采用某款电源管理芯片来产生上电时序，成本较高，并且电源管理芯片和CPU存在不匹配的风险。

技术实现思路

[0004]鉴于此，本技术的目的在于提出一种易于实现的上电复位电路，以匹配市场上绝大部分的显示器用CPU，并具有掉电时的电压钳位功能，使CPU断电时各个电压间的压差不超过2V。
[0005]本技术提供一种显示器上电复位电路，包括：时序延迟子电路、压差控制子电路；
[0006]所述时序延迟子电路包括：第一级时延电路、第二级时延电路、第三级时延电路、第四级时延电路；
[0007]所述第一级时延电路包括：R7电阻、C3电容、D5二极管，所述R7电阻与所述D5二极管之间串联连接，所述C3电容与所述D5二极管之间并联连接；
[0008]所述第二级时延电路包括：R1电阻、R2电阻、C1电容、D2二极管，所述R1电阻与所述C1电容之间串联连接，所述C1电容与所述D2二极管之间并联连接，所述R1电阻和所述R2电阻与所述D2二极管串联连接；
[0009]所述第三级时延电路包括：R6电阻、C2电容、D4二极管，所述R6电阻与所述C2电容之间串联连接，所述C2电容与所述D4二极管之间并联连接；
[0010]所述第四级时延电路包括：R8电阻、C4电容、D6二极管，所述R8电阻与所述C4电容之间串联连接，所述C4电容与所述D6二极管之间并联连接。
[0011]进一步地，所述显示器上电复位电路还包括VA_5V外部使能信号，所述VA_5V外部使能信号为高电平时所述D2二极管、D4二极管和D6二极管反偏截止，所述D5二极管正偏导通，VA_5V进入第一级RC时延电路，EN_LDO使能分压同时为高，开启后一级电源芯片的相应电压VDD1_DDR_1.8V输出。
[0012]VA_5V高电平即为显示器CPU上电开始；
[0013]进一步地，所述VDD1_DDR_1.8V输出的电压充电进入所述第二级RC时延电路，经过10
‑
20微秒的延迟后，产生EN_IO_3.3V使能分压，开启后一级电源芯片相应电压VDD_IO_3.3V输出。
[0014]进一步地，所述VDD_IO_3.3V输出的电压进入所述第三级RC时延电路，经过10
‑
20
微秒的延迟后，产生EN_DCDC3使能分压，开启后一级电源芯片相应电压VDD1_MPU_1.26V输出。
[0015]进一步地，所述VDD1_MPU_1.26V输出的电压进入所述第四级RC时延电路，经过10
‑
20微秒的延迟后产生最后的上电完成信号。
[0016]进一步地，所述VDD1_DDR_1.8V、所述VDD_IO_3.3V、所述VDD1_MPU_1.26V和所述上电完成信号依次进入显示器CPU，产生一组前后顺序的时延信号，使显示器CPU正常工作。
[0017]进一步地，所述压差控制子电路(钳位电路)包括：R3电阻、R4电阻、R5电阻、Q1三极管、D3二极管；所述R3电阻与所述R4电阻之间并联连接，；所述R4电阻与所述R5电阻之间串联连接；所述R3电阻与所述D3二极管之间串联连接，所述Q1三极管的基极连接所述D3二极管；当断电时序产生时，D3二极管通过R4电阻和R5电阻的分压钳位在1.5V，在1.8V断电前，Q1三极管关闭；当1.8V断电时，Q1三极管打开，此时VDD_IO_3.3V的电压通过Q1三极管充电到VDD1_DDR_1.8V电压上；从而使得1.8V不会快速跌落导致和3.3V之间的压差超过2V。
[0018]为了使得上述电压信号中的两路VDD_IO_3.3V和VDD1_DDR_1.8V关闭时的压差不超过2V(超过2V会使CPU关闭时出错)，本技术设计了一个钳位电路，由R3电阻，R4电阻，R5电阻，Q1三极管，D3二极管组成，当断电时序产生时，D3二极管通过R4电阻和R5电阻的分压钳位在1.5V，在1.8V断电前，Q1三极管关闭；当1.8V断电时，Q1三极管打开，此时3.3V的电压通过Q1三极管充电到1.8V电压上；从而使得1.8V不会快速跌落导致和3.3V之间的压差超过2V。
[0019]与现有技术相比，本技术的有益效果是：
[0020]本技术显示器上电复位电路易于实现显示器CPU上电的时序管理，可以匹配市场上绝大部分的显示器用CPU，并且具有掉电时的电压钳位功能，使得CPU断电时各个电压间的压差不超过2V。
附图说明
[0021]通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本技术的限制。
[0022]在附图中：
[0023]图1为本技术一种显示器上电复位电路的电路原理图。
具体实施方式
[0024]这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。
[0025]在本公开使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本公开。在本公开和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
[0026]应当理解，尽管在本公开可能采用术语第一、第二、第三来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本公开范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在
……
时”或“当
……
时”或“响应于确定”。
[0027]本技术实施例提供一种显示器上电复位电路，包括：时序延迟子电路、压差控制子电路；
[0028]所述时序延迟子电路包括：第一级时延电路、第二级时延电路、第三级时延电路、第四级时延电路；
[0029]参见图1所示，所述第一级时延电路包括：R7电阻、C3电容、D5二极管，所述R7电阻与所述D5二极管之间串联连接，所述C3电容与所述D5二极管之间并联连接；
[0030]所述第二级时延电路包括：R1电阻、R2电阻、C1电容、D2二极管本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种显示器上电复位电路，其特征在于，包括：时序延迟子电路、压差控制子电路；所述时序延迟子电路包括：第一级时延电路、第二级时延电路、第三级时延电路、第四级时延电路；所述第一级时延电路包括：R7电阻、C3电容、D5二极管，所述R7电阻与所述D5二极管之间串联连接，所述C3电容与所述D5二极管之间并联连接；所述第二级时延电路包括：R1电阻、R2电阻、C1电容、D2二极管，所述R1电阻与所述C1电容之间串联连接，所述C1电容与所述D2二极管之间并联连接，所述R1电阻和所述R2电阻与所述D2二极管串联连接；所述第三级时延电路包括：R6电阻、C2电容、D4二极管，所述R6电阻与所述C2电容之间串联连接，所述C2电容与所述D4二极管之间并联连接；所述第四级时延电路包括：R8电阻、C4电容、D6二极管，所述R8电阻与所述C4电容之间串联连接，所述C4电容与所述D6二极管之间并联连接。2.根据权利要求1所述的显示器上电复位电路，其特征在于，还包括VA_5V外部使能信号，所述VA_5V外部使能信号为高电平时所述D2二极管、D4二极管和D6二极管反偏截止，所述D5二极管正偏导通，VA_5V进入第一级RC时延电路，EN_LDO使能分压同时为高，开启后一级电源芯片的相应电压VDD1_DDR_1.8V输出。3.根据权利要求2所述的显示器上电复位电路，其特征在于，所述VDD1_DDR_1.8V输出的电压充电进入所述第二级RC时延电路，经过10
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20微秒的延迟后，产生EN_IO_3.3V使能分压，开启后一级电源芯片相应...

【专利技术属性】
技术研发人员：贾恺，孙维孟，宋志华，顾建海，
申请(专利权)人：上海德意达电子电器设备有限公司，
类型：新型
国别省市：