高电子迁移率晶体管及其制备方法技术

本发明专利技术提供了一种高电子迁移率晶体管及其制备方法。该高电子迁移率晶体管中，势垒层位于非栅极区域的部分中掺杂有硅离子，势垒层位于栅极区域的部分中则未掺杂有硅离子或者仅有扩散的少量硅离子，从而可以在维持器件的较高阈值电压的情况下，大大提高沟道层内的二维电子气的浓度，继而降低导通电阻，有效缓解器件的阈值电压和导通电阻二者相互制约的问题。此外，本发明专利技术中在势垒层内掺杂的是硅离子，而硅离子的掺杂工艺更容易控制、精度更高，有利于提高所形成的器件稳定性。利于提高所形成的器件稳定性。利于提高所形成的器件稳定性。

【技术实现步骤摘要】
高电子迁移率晶体管及其制备方法


[0001]本专利技术涉及半导体
，特别涉及一种高电子迁移率晶体管及其制备方法。

技术介绍

[0002]高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)是基于异质结中的二维电子气的高迁移率特性的场效应晶体管，其在低温、低电场下具备较高的电子迁移率，可实现高速低噪音工作。
[0003]目前，HEMT器件一般包括耗尽型HEMT器件和增强型HEMT器件。其中，耗尽型HEMT器件在关断时必须在栅电极上施加负电压偏置，这增加了电路的功耗和复杂度，并且降低了系统的安全性。而增强型HEMT器件能够降低系统的功耗和复杂度，提升安全性，在高温和射频集成电路、高速开关以及微波单片集成电路中具有广阔的应用前景。
[0004]现有技术中，为了确保增强型HEMT器件能够保持关断并防止电路在运行时误导通，则需要提高器件的阈值电压，通常的改进方式是减薄势垒层的厚度或者降低势垒层中氮化铝层内铝的组份，然而这种改进方式会导致器件的载流子浓度降低，增大器件的导通电阻。

技术实现思路

[0005]本专利技术的目的在于提供一种高电子迁移率晶体管，以解决现有的高电子迁移率晶体管的阈值电压和导通电阻相互制约的问题。
[0006]为解决上述技术问题，本专利技术提供一种高电子迁移率晶体管，包括：依次形成在一衬底上的沟道层、势垒层和栅电极。其中，所述栅电极至少位于栅极区域内，所述势垒层位于非栅极区域的部分中还掺杂有硅离子。
[0007]可选的，高电子迁移率晶体管还包括P型掺杂层，所述P型掺杂层形成在所述势垒层上并位于栅极区域内，所述栅电极至少形成在所述P型掺杂层上。
[0008]可选的，所述栅电极还朝向所述漏电极的方向延伸出栅极区域，并覆盖所述P型掺杂层一侧的势垒层。
[0009]可选的，所述势垒层具有未掺杂硅离子的第一区域和掺杂有硅离子的第二区域；所述第一区域的范围完全覆盖所述栅极区域的范围，并朝向漏电极的方向扩展至栅极区域的一侧。
[0010]可选的，所述势垒层包括铝镓氮层，所述铝镓氮层中铝的组份X小于等于0.3。
[0011]可选的，所述势垒层的厚度小于等于25nm。
[0012]可选的，所述硅离子在所述势垒层中的掺杂深度小于等于10nm。
[0013]本专利技术还提供了一种高电子迁移率晶体管的制备方法，包括：在一衬底上依次形成沟道层和势垒层；在所述势垒层的上方形成栅电极，所述栅电极至少位于栅极区域内。其中，在形成所述栅电极之后，还包括：执行离子注入工艺，以将硅离子注入至非栅极区域的势垒层中。
[0014]可选的，在形成所述势垒层之后，还包括形成P型掺杂层，所述P型掺杂层形成在所述势垒层上并位于栅极区域内。以及，在形成所述栅电极时，所述栅电极覆盖所述P型掺杂层并延伸出栅极区域，以覆盖所述P型掺杂层一侧的势垒层。
[0015]可选的，所述离子注入工艺的注入能量小于等于5KeV。
[0016]在本专利技术提供的高电子迁移率晶体管中，势垒层位于非栅极区域的部分中掺杂有硅离子，从而可大大提高沟道层内的二维电子气的浓度，继而降低导通电阻；并且，势垒层位于栅极区域的部分中则未掺杂有硅离子或者仅有扩散的少量硅离子，因此不会对器件的阈值电压造成影响，确保了器件具备较高的阈值电压。而在此基础上，还有利于降低势垒层中的铝镓氮层内铝的组份，且也可进一步减小势垒层的厚度，进而能够进一步提高器件的阈值电压，有效缓解了器件的阈值电压和导通电阻二者相互制约的问题。
[0017]此外，本专利技术中在势垒层内掺杂的是硅离子，具体可利用离子注入工艺注入硅离子，其工艺更容易控制、精度更高，提高所形成的器件稳定性。
附图说明
[0018]图1为本专利技术一实施例中的一种高电子迁移率晶体管的结构示意图。
[0019]图2为本专利技术一实施例中的另一种高电子迁移率晶体管的结构示意图。
[0020]图3为本专利技术一实施例中的高电子迁移率晶体管的制备方法的流程示意图。
[0021]图4
‑
图5为本专利技术一实施例中的一种高电子迁移率晶体管在其制备过程中的结构示意图。
[0022]图6
‑
图7为本专利技术一实施例中的另一种高电子迁移率晶体管在其制备过程中的结构示意图。
[0023]其中，附图标记如下：
[0024]100
‑
衬底；
[0025]200
‑
沟道层；
[0026]300
‑
势垒层；
[0027]400
‑
P型掺杂层；
[0028]500
‑
栅电极；
[0029]500G
‑
栅极区域；
[0030]A1
‑
第一区域；
[0031]A2
‑
第二区域。
具体实施方式
[0032]以下结合附图以及具体实施例对本专利技术提出的高电子迁移率晶体管及其制备方法作进一步详细说明。根据下面说明，本专利技术的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。应当认识到，附图中所示的诸如“上方”，“下方”，“顶部”，“底部”，“上方”和“下方”之类的相对术语可用于描述彼此之间的各种元件的关系。这些相对术语旨在涵盖除附图中描绘的取向之外的元件的不同取向。例如，如果装置相对于附图中的视图是倒置的，则例如描述为在另一元件“上方”的元件现在将在该元件下方。
[0033]图1为本专利技术一实施例中的一种高电子迁移率晶体管的结构示意图，图2为本专利技术一实施例中的另一种高电子迁移率晶体管的结构示意图。如图1和图2所示，高电子迁移率晶体管包括：依次形成在一衬底100上的沟道层200、势垒层300和栅电极500。
[0034]其中，所述衬底100可进一步为氮化镓(GaN)衬底、硅(Si)衬底、碳化硅(SiC)衬底或者蓝宝石衬底等。具体示例中，在所述衬底100上还外延生长有过渡层(图中未示出)，所述过渡层例如为氮化镓(GaN)过渡层、氮化铝(AlN)过渡层或者铝镓氮过渡层等。通过设置所述过渡层，一方面可减小所述衬底100与后续外延生长的外延层之间的晶格失配，提高外延层的晶体质量；另一方面，还可作为高阻层以减小器件漏电等。
[0035]继续参考图1和图2所示，所述沟道层200和所述势垒层300依次形成在所述衬底100上。其中，所述势垒层300的带隙宽度大于所述沟道层200的带隙宽度，从而使得宽带隙的势垒层300中的电子和势垒层表面的电子溢出，并移向所述沟道层200靠近所述势垒层的界面处而被限制在界面处所形成的势阱中，形成二维电子气2DEG(2
‑
Dimensional Electron Gas)。由于势阱中的这些电子与势垒层中的电离杂质空间分离，大大降低了库伦散射，从而显著提高了导电沟道中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高电子迁移率晶体管，其特征在于，包括：依次形成在一衬底上的沟道层、势垒层和栅电极；其中，所述栅电极至少位于栅极区域内，所述势垒层位于非栅极区域的部分中还掺杂有硅离子。2.如权利要求1所述的高电子迁移率晶体管，其特征在于，还包括P型掺杂层，所述P型掺杂层形成在所述势垒层上并位于栅极区域内，所述栅电极至少形成在所述P型掺杂层上。3.如权利要求2所述的高电子迁移率晶体管，其特征在于，所述栅电极还朝向漏电极的方向延伸出栅极区域，并覆盖所述P型掺杂层一侧的势垒层。4.如权利要求2所述的高电子迁移率晶体管，其特征在于，所述势垒层具有未掺杂硅离子的第一区域和掺杂有硅离子的第二区域；所述第一区域的范围完全覆盖所述栅极区域的范围，并朝向漏电极的方向扩展至栅极区域的一侧。5.如权利要求1所述的高电子迁移率晶体管，其特征在于，所述势垒层包括铝镓氮层，所述铝镓氮层中铝的组份X小于等于0.3。6.如权利要求1所述的高电子迁移率晶体管...

【专利技术属性】
技术研发人员：郭德霄，许东，刘胜北，雷嘉成，彭昊炆，
申请(专利权)人：上海新微半导体有限公司，
类型：发明
国别省市：