一种基于忆阻器的多功能PUF电路及其使用方法技术

本发明专利技术公开了一种基于忆阻器的多功能PUF电路及其使用方法。其技术方案是：本发明专利技术在现有基于忆阻器的仲裁器PUF电路基础上增加移位寄存器电路(101)和模式控制电路(105)便具有PUF和TRNG两种功能。当作为PUF使用时，具有良好的性能指标；当作为TRNG使用时，能够将输出结果反馈回来作为激励信号施加在延迟电路(104)的端子上，并能根据激励信号随机增大或减小每个延迟单元(609)中第1忆阻器(701)和第2忆阻器(704)的阻值，从而产生随机变化的输出信号。本发明专利技术具有结构简单、成本低的特点，作为PUF功能使用时具有良好的性能指标，作为TRNG功能使用时能够持续的产生真随机数。功能使用时能够持续的产生真随机数。功能使用时能够持续的产生真随机数。

【技术实现步骤摘要】
一种基于忆阻器的多功能PUF电路及其使用方法


[0001]本专利技术属于硬件安全
具体涉及一种基于忆阻器的多功能PUF电路及其使用方法。

技术介绍

[0002]随着集成电路技术的快速发展，电子设备给人们的生产和生活带来了巨大的便利，但同时所面临的安全问题也日益突出。例如，电子设备在硬件上极易受到硬件克隆、硬件木马和硬件篡改的威胁，会给物联网、医疗设备、汽车电子、航空航天等领域的安全带来影响。因此，物理不可克隆函数(Physically Unclonable Function，PUF)在硬件安全领域作为一种全新的硬件安全保护方案备受人们的广泛关注。
[0003]PUF电路具有输入和输出信号，它的输入信号被称作激励(Challenge)，输出信号被称作响应(Response)。一个激励和其对应的响应称为激励响应对(Challenge Response Pairs，CRPs)。PUF具有随机性和唯一性等特性，同一工艺下生产出的元器件在参数上具有随机差异，生产厂家利用这种元器件的参数差异制作出的PUF电路是独一无二的，因此PUF电路是不可克隆的。另外PUF不仅具有功耗低、结构简单、安全性高等优势，而且在解决硬件认证和加密等安全问题方面有着独特的优势。
[0004]PUF电路根据CRPs的数量可以分为强PUF电路和弱PUF电路，强PUF电路一般应用在身份认证中，弱PUF电路一般应用在密钥生成中。基于忆阻器的PUF电路大多数都是强PUF电路，对含有强PUF电路的电子设备进行身份认证后该PUF电路将处于闲置状态，如果该PUF电路既具有PUF又具有TRNG(True Random Number Generator)的功能，在完成身份认证后还可以将该PUF电路作为TRNG来使用，这将提高该PUF电路的利用率。
[0005]目前，既可以作为PUF又可以作为TRNG使用的PUF电路的研究处于起步阶段。Kumar Rai等人(Rai V K,Tripathy S,Mathew J.Design and Analysis of Reconfigurable Cryptographic Primitives:TRNG and PUF[J].Journal of Hardware and Systems Security,2021,5(3):247
‑
259.)在传统环形振荡PUF电路的基础上提出了一种既可以作为PUF又可以作为TRNG使用的PUF电路。该PUF电路的基本结构由两个相同的环形振荡器、两个D触发器、一个NMOS管和模式选择开关组成。当该PUF电路工作在PUF模式时，第一个D触发器的输出端将不断产生固定的比特流。在第二个D触发器的时钟端施加时钟信号后，在一个时钟周期中，当时钟信号由低电平变为高电平状态时第二个D触发器的输出端将输出一位PUF响应。由于反相器在不同环境下的参数具有差异性，因此在不同环境下相同激励所产生的PUF电路的输出也可能不相同，因此，该PUF电路作为PUF使用时其可靠性较低。当该PUF电路工作在TRNG模式时，该PUF电路所施加的激励全为低电平，启动信号施加后，两个环形振荡器各以一个固定的频率开始振荡运行，导致第一个D触发器输出一个固定的比特流，因此该PUF电路不能作为TRNG来使用。
[0006]Nafis Irtija等人(Irtija N,Tsiropoulou E E,Minwalla C,et al.True Random Number Generation with the Shift
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register Reconvergent
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Fanout(SiRF)PUF
[C]//2022IEEE International Symposium on Hardware Oriented Security and Trust(HOST).IEEE,2022:101
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104.)在PUF电路的基础上设计了一种真随机数发生器，该电路由门阵列、移位寄存器、时间
‑
数据转换器(Time
‑
to
‑
Digital
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Converter，TDC)、比特流发生器(BitGen)模块组成。当该电路作为PUF使用时，由于同一工艺生产出的门电路在参数上存在随机差异，导致脉冲信号经过门阵列后会产生随机延迟，延迟时间就是PUF电路的响应。由于该电路以门阵列作为脉冲信号的延迟路径，并且使用高精度TDC转换器来采集脉冲信号的延迟时间，因此硬件消耗大。当该电路作为TRNG使用时，首先在PUF模式下工作，得到多组信号激励下脉冲信号的延迟时间，将这些延迟时间存入RAM中，然后通过SiRF(Shift
‑
register Reconvergent
‑
Fanout)算法将延迟时间进行配对以产生随机差异，再将随机差异通过GPEVCM算法(Global
‑
Process
‑
Environmental
‑
Variation
‑
Calibration
‑
Method)进行校准，以减小环境对延迟时间的影响，并将GPEVCM校准后的随机差异值输入到BitGen模块中，BitGen模块将产生随机的比特流，最后将随机的比特流存入RAM中并且作为TRNG的输出。如此循环，BitGen模块将不断输出真随机数。由于该电路采用了多种算法，因此结构复杂且硬件消耗大。
[0007]“一种基于物理不可克隆函数PUF的真随机数发生器”(CN111966329A)专利技术，该技术在传统环形振荡电路中增加了两个寄存器，这两个寄存器分别用于存储两个计数器中的数值，然后将寄存器中的低位作为TRNG的输出，高位送入比较器进行比较得到PUF的响应，因此该电路虽可同时作为TRNG和PUF来使用。但是不能持续地产生真随机数，只有在每次施加激励后才能输出一个真随机数，并且当两个振荡环路的振荡频率较为接近时，两个计数器中的数值也会较为接近，从而导致寄存器中的高位可能相同，并最终导致PUF的唯一性偏低。

技术实现思路

[0008]本专利技术旨在克服现有技术的缺陷，目的是提供一种结构简单、成本低的基于忆阻器的多功能PUF电路，该电路具有PUF功能和TRNG功能，作为PUF使用时具有良好的性能指标，作为TRNG使用时能够持续的产生真随机数。
[0009]为实现上述目的，本专利技术采用的技术方案是：所述基于忆阻器的多功能PUF电路(以下简称“多功能PUF电路”)由移位寄存器电路、复位电路、仲裁器电路、延迟电路和模式控制电路组成。
[0010]所述为多功能PUF电路中：i为1与N之间的任一自然数，N为大于等于3的自然数。
[0011]移位寄存器电路的端子A
R
与仲裁器电路的端子V
OUT
连接，移位寄存器电路的端子A
CLK2
与延迟电路的端子A本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于忆阻器的多功能PUF电路，其特征在于所述基于忆阻器的多功能PUF电路中：为叙述简便起见，所述基于忆阻器的多功能PUF电路简称为“多功能PUF电路”；所述多功能PUF电路中：i为1与N之间的任一自然数，N为大于等于3的自然数：所述基于忆阻器的多功能PUF电路由移位寄存器电路(101)、复位电路(102)、仲裁器电路(103)、延迟电路(104)和模式控制电路(105)组成；移位寄存器电路(101)的端子A
R
与仲裁器电路(103)的端子V
OUT
连接，移位寄存器电路(101)的端子A
CLK2
与延迟电路(104)的端子A
CLK1
连接，移位寄存器电路(101)的端子A
R11
、
……
、A
R1i
、
……
、A
R1N
与模式控制电路(105)的端子A
R21
、
……
、A
R2i
、
……
、A
R2N
对应连接；复位电路(102)的端子A
RST2
与延迟电路(104)的端子A
RST1
连接，复位电路(102)的端子A
RS1
与仲裁器电路(103)的端子A
D4
和延迟电路(104)的端子A
D2
分别连接，复位电路(102)的端子A
RS2
与仲裁器电路(103)的端子A
DCLK4
和延迟电路(104)的端子A
DCLK2
分别连接；仲裁器电路(103)的端子A
D3
与延迟电路(104)的端子A
D1
连接，仲裁器电路(103)的端子A
DCLK3
与延迟电路(104)的端子A
DCLK1
连接，仲裁器电路(103)的端子A
C41
与模式控制电路(105)的端子A
C2i
和延迟电路(104)的端子A
C3i
分别连接，仲裁器电路(103)的端子A
MD3
与模式控制电路(105)的端子A
MD1
、延迟电路(104)的端子A
MD2
分别连接，仲裁器电路(103)的端子A
GND2
与延迟电路(104)的端子A
GND1
连接；延迟电路(104)的端子A
C31
、
……
、A
C3i
、
……
、A
C3N
与模式控制电路(105)的端子A
C21
、
……
、A
C2i
、
……
、A
C2N
对应连接；多功能PUF电路的输入端子V
CLK
、V
RST
、V
VDD
、V
MODE
、GND、V
PUF
、V
TRNG
、V
RT
、V
CTRL
与移位寄存器电路(101)的端子A
CLK2
、复位电路(102)的端子A
RST2
、复位电路(102)的端子A
VDD
、仲裁器电路(103)的端子A
MD3
、仲裁器电路(103)的端子A
GND2
、延迟电路(104)的端子A
PUF
、延迟电路(104)的端子A
TRNG
、延迟电路(104)的端子A
RT
、延迟电路(104)的端子A
CTRL
对应连接；多功能PUF电路的输入端子V
C1
、
……
、V
Ci
、
……
、V
CN
与模式控制电路(105)的端子A
C11
、
……
、A
C1i
、
……
、A
C1N
对应连接；多功能PUF电路的输出端子V
OUT
与仲裁器电路(103)的端子A
OUT
连接；所述移位寄存器电路(101)由N个D触发器(201)组成，第1D触发器(201)的端子D与移位寄存器电路(101)的端子A
R
连接；第1D触发器(201)的端子Q与端子A
R11
连接、
……
、第iD触发器(201)的端子Q与端子A
R1i
连接、
……
、第ND触发器(201)的端子Q与端子A
R1N
连接；第1D触发器(201)的端子Q与第2D触发器(201)的端子D连接、
……
、第i
‑
1D触发器(201)的端子Q与第iD触发器(201)的端子D连接、
……
、第N
‑
1D触发器(201)的端子Q与第ND触发器(201)的端子D连接；第1D触发器(201)的端子CLK、
……
、第iD触发器(201)的端子CLK、
……
、第ND触发器(201)的端子CLK与移位寄存器电路(101)端子A
CLK2
分别连接；所述复位电路(102)由第1复位电路NMOS管(301)和第2复位电路NMOS管(302)组成，第1复位电路NMOS管(301)的栅极和第2复位电路NMOS管(302)的栅极与复位电路(102)的端子A
RST2
分别连接，第1复位电路NMOS管(301)的漏极和第2复位电路NMOS管(302)的漏极与复位电路(102)的端子A
VDD
分别连接，第1复位电路NMOS管(301)的源级与复位电路(102)的端子A
RS2
连接，第2复位电路NMOS管(302)的源级与复位电路(102)的端子A
RS1
连接；所述仲裁器电路(103)由第1仲裁器电路D触发器(401)、第1仲裁器电路选通器(402)、
第2仲裁器电路选通器(403)、分路器(404)、第2仲裁器电路D触发器(405)组成；第1仲裁器电路D触发器(401)的端子Q与第1仲裁器电路选通器(402)的端子1_CHAN连接，第1仲裁器电路选通器(402)的端子0_CHAN与分路器(404)的端子0_CHAN连接，第1仲裁器电路选通器(402)的端子OUT与第2仲裁器电路选通器(403)的端子0_CHAN连接，第2仲裁器电路选通器(403)的端子SEL与分路器(404)的端子SEL连接，第2仲裁器电路选通器(403)的端子1_CHAN与分路器(404)的端子1_CHAN连接，分路器(404)的端子IN与第2仲裁器电路D触发器(405)的端子Q连接；第1仲裁器电路D触发器(401)的端子D、端子CLK与仲裁器电路(103)的端子A
D3
、A
DCLK3
对应连接，第2仲裁器电路D触发器(405)的端子D、端子CLK与仲裁器电路(103)的端子A
D4
、A
DCLK4
对应连接，第1仲裁器电路D触发器(402)的端子SEL与仲裁器电路(103)的端子A
C41
连接，第2仲裁器电路选通器(403)的端子SEL、分路器(404)的端子SEL分别与仲裁器电路(103)的端子A
MD3
连接；第2仲裁器电路选通器(403)的端子OUT与仲裁器电路(103)的端子A
OUT
连接；分路器(404)由第1分路器选通器(501)和第2分路器选通器(502)组成；第1分路器选通器(501)的端子1_CHAN与第2分路器选通器(502)的端子0_CHAN连接，第1分路器选通器(501)的端子0_CHAN与第2分路器选通器(502)的端子1_CHAN连接，第1分路器选通器(501)的端子SEL与第2分路器选通器(502)端子SEL连接；第1分路器选通器(501)的端子1_CHAN、端子SEL、端子0_CHAN、端子OUT与分路器(404)的端子IN、端子SEL、端子A
GND3
、端子1_CHAN对应连接，第2分路器选通器(502)的端子OUT与分路器(404)的端子0_CHAN连接；所述延迟电路(104)由第1选通器(601)、第1延迟电路分路器(602)、第2延迟电路分路器(603)、第1NMOS管(604)、第2NMOS管(605)、第3NMOS管(606)、第4NMOS管(607)、第5NMOS管(608)、N个延迟单元(609)、第6NMOS管(610)、第7NMOS管(611)、第8NMOS管(612)、第9NMOS管(613)、第2选通器(614)、第10NMOS管(615)、第3选通器(616)、第4选通器(617)、第5选通器(618)组成；第1延迟电路分路器(602)和第2延迟电路分路器(603)与仲裁器电路(103)中的分路器(404)相同；第1选通器(601)的端子SEL与第1延迟电路分路器(602)的端子SEL连接，第1选通器(601)的端子OUT与第1延迟电路分路器(602)的端子IN连接，第1延迟电路分路器(602)的端子0_CHAN与第2延迟电路分路器(603)的端子IN连接，第1延迟电路分路器(602)的端子1_CHAN与第1NMOS管(604)的栅极、第1NMOS管(604)的漏极、第2NMOS管(605)的栅极、第2NMOS管(605)的漏极分别连接，第1延迟电路分路器(602)的端子A
GND3
与第2延迟电路分路器(603)的端子A
GND3
、第5NMOS管(608)的源级、第6NMOS管(610)的源级、第9NMOS管(613)的源级、第10NMOS管(615)的源级、第2选通器(614)的端子1_CHAN、第4选通器(617)的端子0_CHAN、第5选通器(618)的端子1_CHAN分别连接；第2延迟电路分路器(603)的端子SEL与第i延迟单元(609)的端子V
C1i
、第2选通器(614)的端子SEL、第4选通器(617)的端子SEL分别连接，第2延迟电路分路器(603)的端子1_CHAN与第7NMOS管(611)的栅极、第7NMOS管(611)的漏极、第8NMOS管(612)的栅极、第8NMOS管(612)的漏极分别连接，第2延迟电路...

【专利技术属性】
技术研发人员：甘朝晖，靖泽坤，
申请(专利权)人：武汉科技大学，
类型：发明
国别省市：