解决选择性外基区断层的方法技术

本发明专利技术提供一种解决选择性外基区断层的方法，提供衬底，在衬底上形成第一外延层，清洗第一外延层，之后将衬底设于晶圆传送盒中；利用传送装置移动晶圆至清洁工艺腔室，之后去除第一外延层表面的氧化物，之后在氮气的氛围中利用传送装置移动衬底至外延工艺腔室中；在第一外延层上形成第二外延层。本发明专利技术生长的选择性外基区去除了外延层间的氧化层，无断层问题。题。题。

【技术实现步骤摘要】
解决选择性外基区断层的方法


[0001]本专利技术涉及半导体
，特别是涉及一种解决选择性外基区断层的方法。

技术介绍

[0002]在55纳米技术节点的Bi CMOS(铋)制造工艺中,在NSEG(非选择性外延)伪栅方案中使用EPI(外延层)生长选择性外基区；
[0003]生长的选择性外基区存在断层问题，经EDS(X
‑
射线特征谱)确认在非选择性外延与选择性外基区之间存在很薄的氧化层。
[0004]为解决上述问题，需要提出一种新型的解决选择性外基区断层的方法。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种解决选择性外基区断层的方法，用于解决现有技术中非选择性外延伪栅方案中使用外延层生长选择性外基区，生长的选择性外基区存在断层的问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种解决选择性外基区断层的方法，包括：
[0007]步骤一、提供衬底，在所述衬底上形成第一外延层，清洗所述第一外延层，之后将所述衬底设于晶圆传送盒中；
[0008]步骤二、利用传送装置移动所述晶圆至清洁工艺腔室，之后去除所述第一外延层表面的氧化物，之后在氮气的氛围中利用所述传送装置移动所述衬底至外延工艺腔室中；
[0009]步骤三、在所述第一外延层上形成第二外延层。
[0010]优选地，步骤一中的所述衬底为为硅衬底。
[0011]优选地，步骤一中的所述第一外延层为锗硅外延层。
[0012]优选地，步骤一中利用非选择性工艺形成所述第一外延层。
[0013]优选地，步骤二中的所述传送装置为机械臂。
[0014]优选地，步骤二中利用SICONI工艺去除所述第一外延层表面所述的氧化物。
[0015]优选地，步骤二中所述SICONI工艺的刻蚀气体采用NH4F或NH4F与HF的混合气体。
[0016]优选地，步骤二中在移动所述衬底至所述外延工艺腔室之前还包括移动所述衬底至冷却腔室。
[0017]优选地，步骤三中利用选择性外延工艺形成所述第二外延层。
[0018]优选地，步骤三中的所述第二外延层为锗硅外延层。
[0019]优选地，上述任意的方法用于CMOS的制造工艺。
[0020]如上所述，本专利技术的解决选择性外基区断层的方法，具有以下有益效果：
[0021]本专利技术生长的选择性外基区去除了外延层间的氧化层，无断层问题。
附图说明
[0022]图1显示为本专利技术的工艺流程示意图；
[0023]图2显示为本专利技术的清洗第一外延层后的示意图；
[0024]图3显示为本专利技术的去除第一外延层上的氧化物示意图；
[0025]图4显示为本专利技术的形成第二外延层示意图。
具体实施方式
[0026]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0027]请参阅图1，本专利技术提供一种解决选择性外基区断层的方法，包括：
[0028]步骤一，请参阅图2，提供衬底101，在衬底101上形成第一外延层102，清洗第一外延层102，用于去除第一外延层102表面的颗粒、金属、氧化物等杂质，之后将衬底101设于晶圆传送盒(soup)中，第一外延层102会在氧气的作用下在表面形成氧化物；
[0029]优选地，步骤一中的衬底101为为硅衬底101。
[0030]优选地，步骤一中的第一外延层102为锗硅外延层。
[0031]需要说明的是，根据生长方法可以将外延工艺分为两大类：全外延(Blanket Epi)和选择性外延(Selective Epi,简称SEG)。工艺气体中常用三种含硅气体源：硅烷(SiH4)，二氯硅烷(SiH2Cl2,简称DCS)和三氯硅烷(SiHCl3,简称TCS)；某些特殊外延工艺中还要用到含Ge和C的气体锗烷(GeH4)和甲基硅烷(SiH3CH3)；选择性外延工艺中还需要用到刻蚀性气体氯化氢(HCl)，反应中的载气一般选用氢气(H2)，外延选择性的实现一般通过调节外延沉积和原位(in
‑
situ)刻蚀的相对速率大小来实现，所用气体一般为含氯(Cl)的硅源气体DCS，利用反应中Cl原子在硅表面的吸附小于氧化物或者氮化物来实现外延生长的选择性；IV族元素中Ge的晶格常数(5.646A与Si的晶格常数(5.431A差别最小，这使得SiGe与Si工艺易集成。在单晶Si中引入Ge形成的SiGe单晶层可以降低带隙宽度，增大晶体管的特征截止频率fT(cut
‑
off frequency)，这使得它在无线及光通信高频器件方面应用十分广泛；另外在先进的CMOS集成电路工艺中还会利用Ge跟Si的晶格常数失配(4％)引入的晶格应力来提高电子或者空穴的迁移率(mobility)，从而增大器件的工作饱和电流以及响应速度。由于本征硅的导电性能很差，其电阻率一般在200ohm
‑
cm以上，通常在外延生长的同时还需要掺入杂质气体(dopant)来满足一定的器件电学性能。杂质气体可以分为N型和P型两类：常用N型杂质气体包括磷烷(PH3)和砷烷(AsH3)，而P型则主要是硼烷(B2H6)。
[0032]优选地，步骤一中利用非选择性工艺形成第一外延层102。
[0033]步骤二，请参阅图3，利用传送装置移动晶圆至清洁工艺腔室，之后去除第一外延层102表面的氧化物，之后在氮气的氛围中利用传送装置移动衬底101至外延工艺腔室中，即在移动腔室与衬底101淀积外延层之前的各个其他的工艺腔室中通入氮气作为保护气体，防止去除表面氧化物的第一外延层102上在淀积第二外延层104前形成氧化层；
[0034]优选地，步骤二中的传送装置为机械臂，即通过机械臂可移动衬底101，例如从晶圆传送盒中取出或放入衬底，或者是通过机械臂在淀积机台不同的工艺腔室间移动。
[0035]优选地，步骤二中利用SICONI工艺去除第一外延层102表面的氧化物，SICONI工艺是一种高选择性的预清洁方式。
[0036]优选地，步骤二中SICONI工艺的刻蚀气体103采用NH4F或NH4F与HF的混合气体。
[0037]优选地，步骤二中在移动衬底101至外延工艺腔室之前还包括移动衬底101至冷却腔室。
[0038]步骤三，请参阅图4，在第一外延层102上形成第二外延层104，由于第一外延层102上的氧化物被去除，所以第一、二外延层间不存在断层。
[0039]优选地，步骤三中利用选择性外延工艺形成第二外延层104。
[0040]优选地，步骤三中的第二外延层104为锗硅外延层。
[0041]优选地，上述任意的方法用于CMOS的制造工艺。
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【技术保护点】

【技术特征摘要】
1.一种解决选择性外基区断层的方法，其特征在于，至少包括：步骤一、提供衬底，在所述衬底上形成第一外延层，清洗所述第一外延层，之后将所述衬底设于晶圆传送盒中；步骤二、利用传送装置移动所述晶圆至清洁工艺腔室，之后去除所述第一外延层表面的氧化物，之后在氮气的氛围中利用所述传送装置移动所述衬底至外延工艺腔室中；步骤三、在所述第一外延层上形成第二外延层。2.根据权利要求1所述的解决选择性外基区断层的方法，其特征在于：步骤一中的所述衬底为为硅衬底。3.根据权利要求1所述的解决选择性外基区断层的方法，其特征在于：步骤一中的所述第一外延层为锗硅外延层。4.根据权利要求1所述的解决选择性外基区断层的方法，其特征在于：步骤一中利用非选择性工艺形成所述第一外延层。5.根据权利要求1所述的解决选择性外基区断层的方法，其特征在于：步骤二中的所述传送装置为...

【专利技术属性】
技术研发人员：周康，孙伟虎，杨德明，赵正元，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：