一种屏蔽栅功率器件及其制备方法技术

本发明专利技术提供一种屏蔽栅功率器件及其制备方法，该屏蔽栅功率器件包括半导体层、介电层、屏蔽栅层、栅介质层、隔离介质层、栅导电层，其中，半导体层上表层设有多个沿X方向间隔设置的沟槽；介电层位于沟槽内壁及底面，屏蔽栅层位于沟槽中，介电层上表面低于屏蔽栅层上表面；栅介质层覆盖沟槽内壁、介电层上表面及屏蔽栅层显露表面；隔离介质层覆盖介电层的上表面及屏蔽栅层的显露表面，隔离介质层包括主体部及填充沟槽内壁与屏蔽栅层侧壁之间间隙的凸起部，凸起部中设有至少一个孔洞区；栅导电层填充所述沟槽。本发明专利技术通过优化隔离介质层的结构，增大凸起部的高宽比，以使凸起部中形成孔洞区，降低器件的源漏寄生电容，提升器件开关速度及开关损耗。关速度及开关损耗。关速度及开关损耗。

【技术实现步骤摘要】
一种屏蔽栅功率器件及其制备方法


[0001]本专利技术属于半导体集成电路制造领域，涉及一种屏蔽栅功率器件及其制备方法。

技术介绍

[0002]在功率MOSFET器件中，由于屏蔽栅功率器件比传统沟槽MOSFET更低的导通电阻、更快的开关速度等优点，被广泛应用。如图1及图2所示，分别为屏蔽栅沟槽MOSFET的沟槽部分的一种剖面结构示意图及屏蔽栅沟槽MOSFET的沟槽部分的另一种剖面结构示意图，包括半导体层01、沟槽011、介电层012、屏蔽栅层013、栅介质层02、隔离介质层03及栅导电层04。
[0003]由于屏蔽栅器件的衬底与屏蔽栅之间存在场氧化层作为隔离介质，由于衬底连接的是器件漏极，屏蔽栅连接的是器件源极，因此该介质层的存在会在源漏间产生寄生电容C
ds
。寄生电容会影响器件的开关速度，产生不必要的开关损耗。
[0004]因此，急需寻找一种降低器件中源漏寄生电容、提升器件开关速度及降低器件开关损耗的屏蔽栅功率器件。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种屏蔽栅功率器件及其制备方法，用于解决现有技术中屏蔽栅功率器件的源漏寄生电容大、开关速度慢及开关损耗大的问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供了一种屏蔽栅功率器件的制备方法，包括以下步骤：
[0007]提供一半导体层，所述半导体层的上表层设有多个沿X方向间隔设置的沟槽；
[0008]于所述沟槽的内壁及底面形成介电材料层，于所述沟槽中形成屏蔽栅层，所述屏蔽栅层的上表面低于所述半导体层的上表面，所述介电材料层包裹所述屏蔽栅层的侧壁及底面；
[0009]刻蚀所述介电材料层以得到上表面低于所述屏蔽栅层上表面预设距离的所述介电层，形成覆盖所述沟槽内壁、所述介电层上表面及所述屏蔽栅层显露表面的栅介质层；
[0010]形成覆盖所述介电层上表面及所述屏蔽栅层显露表面的隔离介质层，所述隔离介质层包括位于所述屏蔽栅层上表面的主体部及填充所述沟槽内壁与所述屏蔽栅层侧壁之间间隙的凸起部，所述凸起部中形成有至少一个孔洞区；
[0011]于所述隔离介质层的上表面形成填充所述沟槽的栅导电层。
[0012]可选地，所述隔离介质层的材质包括氧化硅。
[0013]可选地，成所述隔离介质层包括以下步骤：形成覆盖所述栅介质层的显露表面的隔离介质材料层，刻蚀所述隔离介质材料层以得到上表面低于所述半导体层上表面预设距离的所述隔离介质层。
[0014]可选地，在相同的刻蚀条件下，刻蚀所述隔离材料层的刻蚀速率与所述栅介质层的刻蚀速率不同。
[0015]可选地，形成所述隔离介质材料层的方法包括化学气相沉积。
[0016]可选地，所述凸起部的高与宽的比值大于所述沟槽的深宽比。
[0017]可选地，形成所述隔离介质层的之后，形成所述栅导电层之前，还包括形成覆盖所述沟槽显露表面及所述半导体层上表面的栅介电层的步骤。
[0018]可选地，形成所述栅介电层之后，形成所述栅导电层之前，还包括于相邻两个所述沟槽之间的所述半导体层的上表层形成第一导电类型源区及第二导电类型体区的步骤，所述源区位于所述体区的上表层。
[0019]可选地，所述隔离介质层的上表面低于所述体区的上表面预设距离。
[0020]本专利技术还提供了一种屏蔽栅功率器件，包括：
[0021]半导体层，上表层设有多个沿X方向间隔设置的沟槽；
[0022]介电层及屏蔽栅层，所述介电层位于所述沟槽的内壁及底面，所述屏蔽栅层位于所述沟槽中，所述屏蔽栅层的上表面低于所述半导体层的上表面，所述介电层的包裹所述屏蔽栅层的侧壁及底面，所述介电层的上表面低于所述屏蔽栅层的上表面；
[0023]栅介质层，覆盖所述沟槽的内壁、所述介电层的上表面及所述屏蔽栅层的显露表面；
[0024]隔离介质层，覆盖所述介电层的上表面及所述屏蔽栅层的显露表面，所述隔离介质层包括位于所述屏蔽栅层上表面的主体部及填充所述沟槽的内壁与所述屏蔽栅层的侧壁之间间隙的凸起部，所述凸起部中设有至少一个孔洞区；
[0025]栅导电层，位于所述隔离介质层的上表面且填充所述沟槽。
[0026]如上所述，本专利技术的屏蔽栅功率器件及其制备方法通过优化所述隔离介质层的结构，使所述隔离介质层中填充所述沟槽内壁与所述屏蔽栅层侧壁之间间隙的所述凸起部的高宽比增大，从而使所述凸起部中形成至少一个由空气或者真空区域组成的所述孔洞区，由于空气或者真空层区域介电性能小于所述隔离介质层的材质的介电性能，导致所述隔离介质层中所述凸起部部分的介电性能降低，所述凸起部属于所述屏蔽栅层与所述漏极相对面之间的电介质部分，继而降低了所述屏蔽栅层与所述漏极相对面之间的电介质的介电常数，由于所述屏蔽栅层与所述源极电连接，降低了所述源极与所述漏极之间的源漏寄生电容，减少了器件中所述源极与所述漏极之间区域的电荷存储量，提升了源漏寄生电容的充电速度，降低了器件的开关损耗，提高了器件的开关速度，具有高度产业利用价值。
附图说明
[0027]图1显示为屏蔽栅沟槽MOSFET的沟槽部分的一种剖面结构示意图。
[0028]图2显示为屏蔽栅沟槽MOSFET的沟槽部分的另一种剖面结构示意图。
[0029]图3显示为本专利技术的屏蔽栅功率器件的制备方法的工艺流程图。
[0030]图4显示为本专利技术的屏蔽栅功率器件的制备方法的半导体层的剖面结构示意图。
[0031]图5显示为本专利技术的屏蔽栅功率器件的制备方法的形成介电材料层后的剖面结构示意图。
[0032]图6显示为本专利技术的屏蔽栅功率器件的制备方法的形成屏蔽栅材料层后的剖面结构示意图。
[0033]图7显示为本专利技术的屏蔽栅功率器件的制备方法的形成屏蔽栅层后的剖面结构示
意图。
[0034]图8显示为本专利技术的屏蔽栅功率器件的制备方法的形成栅介质层后的剖面结构示意图。
[0035]图9显示为本专利技术的屏蔽栅功率器件的制备方法的形成隔离介质材料层后的剖面结构示意图。
[0036]图10显示为本专利技术的屏蔽栅功率器件的制备方法的形成栅介电层后的剖面结构示意图。
[0037]图11显示为本专利技术的屏蔽栅功率器件的制备方法的形成栅导电材料层后的剖面结构示意图。
[0038]图12显示为本专利技术的屏蔽栅功率器件的制备方法的形成栅导电层后的剖面结构示意图。
[0039]附图标号说明
[0040]01
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半导体层
[0041]011
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沟槽
[0042]012
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介电层
[0043]013
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屏蔽栅层
[0044]02
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栅介质层
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【技术保护点】

【技术特征摘要】
1.一种屏蔽栅功率器件的制备方法，其特征在于，包括以下步骤：提供一半导体层，所述半导体层的上表层设有多个沿X方向间隔设置的沟槽；于所述沟槽的内壁及底面形成介电材料层，于所述沟槽中形成屏蔽栅层，所述屏蔽栅层的上表面低于所述半导体层的上表面，所述介电材料层包裹所述屏蔽栅层的侧壁及底面；刻蚀所述介电材料层以得到上表面低于所述屏蔽栅层上表面预设距离的所述介电层，形成覆盖所述沟槽内壁、所述介电层上表面及所述屏蔽栅层显露表面的栅介质层；形成覆盖所述介电层上表面及所述屏蔽栅层显露表面的隔离介质层，所述隔离介质层包括位于所述屏蔽栅层上表面的主体部及填充所述沟槽内壁与所述屏蔽栅层侧壁之间间隙的凸起部，所述凸起部中形成有至少一个孔洞区；于所述隔离介质层的上表面形成填充所述沟槽的栅导电层。2.根据权利要求1所述的屏蔽栅功率器件的制备方法，其特征在于：所述隔离介质层的材质包括氧化硅。3.根据权利要求1所述的屏蔽栅功率器件的制备方法，其特征在于，形成所述隔离介质层包括以下步骤：形成覆盖所述栅介质层的显露表面的隔离介质材料层，刻蚀所述隔离介质材料层以得到上表面低于所述半导体层上表面预设距离的所述隔离介质层。4.根据权利要求3所述的屏蔽栅功率器件的制备方法，其特征在于：在相同的刻蚀条件下，刻蚀所述隔离材料层的刻蚀速率与所述栅介质层的刻蚀速率不同。5.根据权利要求3所述的屏蔽栅功率器件的制备方法，其特征在于：形成所述隔离介质材料层的方法包括化学气相沉积。6.根据权利...

【专利技术属性】
技术研发人员：高学，柴展，罗杰馨，栗终盛，
申请(专利权)人：上海功成半导体科技有限公司，
类型：发明
国别省市：