一种锁存结构制造技术

本实用新型专利技术提供一种锁存结构，包括模数转换电路、缓冲寄存器、加密电路、第一或门、第二或门、第一触发器和第二触发器，加密电路输出端分别连接第一或门和第二或门，第一或门连接第一触发器，第二或门连接第二触发器，第一触发器和第二触发器分别输出模拟信号锁存信号和数字信号锁存信号；其中模数转换电路和缓冲寄存器连接第一电源；加密电路、第一或门、第二或门、第一触发器和第二触发器连接第二电源，第二电源连接一电容。基于上述方案，实现可以锁存模拟信号和数字信号两种信号的锁存电路。其中，锁存器为全数字门逻辑搭建，面积开销小、功耗低。功耗低。功耗低。

【技术实现步骤摘要】
一种锁存结构


[0001]本技术涉及锁存技术，具体的涉及一种加密锁存结构。

技术介绍

[0002]锁存器是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。锁存器的最主要作用是缓存，其次完成高速的控制其与慢速的外设的不同步问题，再其次是解决驱动的问题，最后是解决一个 I/O 口既能输出也能输入的问题。
[0003]现有技术中，锁存模拟信号，必须采用模拟锁存器，导致功耗较大，占用较大的芯片面积；数字分频锁存器，在断电过程中，电源掉电可能产生的毛刺，使得锁存失败；
[0004]另一方面，现有锁存器，没有加密功能；以及由于现有锁存器功耗大，主副电源掉电后，锁存的信号同样丢失。

技术实现思路

[0005]（一）本技术针对现有锁存技术中的缺点，提供了一种模拟信号的加密锁存技术，采用数字逻辑电路实现零功耗锁存，占用极小的芯片面积。并通过下述技术手段得以解决。
[0006]一种锁存结构，包括：
[0007]模数转换电路，包括模拟信号接收端和第一数字信号输出端；
[0008]加密电路，包括至少一组分频电路，与所述分频电路数量对应的控制信号输入端，以及一加密信号输出端；
[0009]第一或门，包括第一时钟信号输入端、第一加密信号输入端和第一或门输出端；
[0010]所述第一加密信号输入端连接所述加密信号输出端；
[0011]第一触发器，包括第一时钟端、第一数据输入端和第一锁存输出端；
>[0012]所述第一时钟端连接所述第一或门输出端；
[0013]所述第一数据输入端连接第一数字信号输出端。
[0014]可选的，所述加密电路还包括一多输入与门，所述多输入与门的输入端数量和所述分频电路数量相对应，所述多输入与门的输出端为所述加密信号输出端。
[0015]可选的，所述加密电路包括第一控制输入端、第二控制输入端和第三控制输入端；
[0016]与所述第一控制输入端、第二控制输入端和第三控制输入端对应的第一分频电路、第二分频电路和第三分频电路；
[0017]加密信号输出端，以及一三输入与门；
[0018]所述第一分频电路、第二分频电路和第三分频电路的输出端连接所述三输入与门的输入端，所述三输入与门的逻辑输出端为所述加密信号输出端。
[0019]1）本技术方案锁存器电路为数字电路，可以零功耗锁存模拟和数字信号，功耗足够低，非常适合低功耗的场景应用。
[0020]在锁存电路结构中增加了一个ADC，从而使得利用数字电路搭建锁存器来锁存模拟信号，降低了锁存器的芯片面积和锁存器的功耗。
[0021]2）本技术方案增加了一个可算法编程的多路分频器加密电路，通过加密操作锁存信号，通过加密操作，防止芯片上下电过程中出现锁存失效。
[0022]（二）本技术针对现有锁存技术中的缺点，提供了一种数字信号的加密锁存技术，采用数字逻辑电路实现零功耗锁存，占用极小的芯片面积。并通过下述技术手段得以解决。
[0023]一种锁存结构，包括：
[0024]缓冲寄存器，包括数字信号接收端和第二数字信号输出端；
[0025]加密电路，包括至少一组分频电路、与所述分频电路数量对应的控制信号输入端，以及一加密信号输出端；
[0026]第二或门，包括第二时钟信号输入端、第二加密信号输入端和第二或门输出端；
[0027]所述第二加密信号输入端连接所述加密信号输出端；
[0028]第二触发器，包括第二时钟端、第二数据输入端和第二锁存输出端；
[0029]所述第二时钟端连接所述第二或门输出端；
[0030]所述第二数据输入端连接第二数字信号输出端。
[0031]可选的，所述加密电路还包括一多输入与门，所述多输入与门的输入端数量和所述分频电路数量相对应，所述多输入与门的输出端为所述加密信号输出端。
[0032]可选的，所述加密电路包括第一控制输入端、第二控制输入端和第三控制输入端；
[0033]与所述第一控制输入端、第二控制输入端和第三控制输入端对应的第一分频电路、第二分频电路和第三分频电路；
[0034]加密信号输出端，以及一三输入与门；
[0035]所述第一分频电路、第二分频电路和第三分频电路的输出端连接所述三输入与门的输入端，所述三输入与门的逻辑输出端为所述加密信号输出端。
[0036]本技术方案的有益效果：
[0037]1）本技术方案锁存器电路为数字电路，可以零功耗锁存模拟和数字信号，功耗足够低，非常适合低功耗的场景应用。
[0038]2）本技术方案增加了一个可算法编程的多路分频器加密电路，通过加密操作锁存信号，通过加密操作，防止芯片上下电过程中出现锁存失效。
[0039]（三）本技术针对现有锁存技术中的缺点，提供了一种模拟信号和数字信号的加密锁存技术，采用数字逻辑电路实现零功耗锁存，占用极小的芯片面积。并通过下述技术手段得以解决。
[0040]一种锁存结构，包括：
[0041]模数转换电路，包括模拟信号接收端和第一数字信号输出端；
[0042]缓冲寄存器，包括数字信号接收端和第二数字信号输出端；
[0043]加密电路，包括至少一组分频电路、与所述分频电路数量对应的控制信号输入端，以及一加密信号输出端；
[0044]第一或门，包括第一时钟信号输入端、第一加密信号输入端和第一或门输出端；
[0045]第二或门，包括第二时钟信号输入端、第二加密信号输入端和第二或门输出端；
[0046]所述第一加密信号输入端和所述第二加密信号输入端均连接所述加密信号输出端；
[0047]第一触发器，包括第一时钟端、第一数据输入端和第一锁存输出端；
[0048]第二触发器，包括第二时钟端、第二数据输入端和第二锁存输出端；
[0049]所述第一时钟端连接所述第一或门输出端，所述第二时钟端连接所述第二或门输出端；
[0050]所述第一数据输入端连接第一数字信号输出端，所述第二数据输入端连接第二数字信号输出端。
[0051]可选的，所述加密电路还包括一多输入与门，所述多输入与门的输入端数量和所述分频电路数量相对应，所述多输入与门的输出端为所述加密信号输出端。
[0052]可选的，所述加密电路包括第一控制输入端、第二控制输入端和第三控制输入端；
[0053]与所述第一控制输入端、第二控制输入端和第三控制输入端对应的第一分频电路、第二分频电路和第三分频电路；
[0054]加密信号输出端，以及一三输入与门；
[0055]所述第一分频电路、第二分频电路和第三分频电路的输出端连接所述三输入与门的输入端，所述三输入与门的逻辑输出端为所述加密信号输出端。
[0056]可选的，所述第一分频电路包括串联的四组触发器组；
[0057]第二分频电路包括本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种锁存结构，其特征在于，包括：模数转换电路，包括模拟信号接收端和第一数字信号输出端；加密电路，包括至少一组分频电路，与所述分频电路数量对应的控制信号输入端，以及一加密信号输出端；第一或门，包括第一时钟信号输入端、第一加密信号输入端和第一或门输出端；所述第一加密信号输入端连接所述加密信号输出端；第一触发器，包括第一时钟端、第一数据输入端和第一锁存输出端；所述第一时钟端连接所述第一或门输出端；所述第一数据输入端连接第一数字信号输出端。2.根据权利要求1所述的一种锁存结构，其特征在于，所述加密电路还包括一多输入与门，所述多输入与门的输入端数量和所述分频电路数量相对应，所述多输入与门的输出端为所述加密信号输出端。3.根据权利要求1或2所述的一种锁存结构，其特征在于，所述加密电路包括第一控制输入端、第二控制输入端和第三控制输入端；与所述第一控制输入端、第二控制输入端和第三控制输入端对应的第一分频电路、第二分频电路和第三分频电路；加密信号输出端，以及一三输入与门；所述第一分频电路、第二分频电路和第三分频电路的输出端连接所述三输入与门的输入端，所述三输入与门的逻辑输出端为所述加密信号输出端。4.一种锁存结构，其特征在于，包括：缓冲寄存器，包括数字信号接收端和第二数字信号输出端；加密电路，包括至少一组分频电路、与所述分频电路数量对应的控制信号输入端，以及一加密信号输出端；第二或门，包括第二时钟信号输入端、第二加密信号输入端和第二或门输出端；所述第二加密信号输入端连接所述加密信号输出端；第二触发器，包括第二时钟端、第二数据输入端和第二锁存输出端；所述第二时钟端连接所述第二或门输出端；所述第二数据输入端连接第二数字信号输出端。5.根据权利要求4所述的一种锁存结构，其特征在于，所述加密电路还包括一多输入与门，所述多输入与门的输入端数量和所述分频电路数量相对应，所述多输入与门的输出端为所述加密信号输出端。6.根据权利要求4或5所述的一种锁存结构，其特征在于，所述加密电路包括第一控制输入端、第二控制输入端和第三控制输入端；与所述第一控制输入端、第二控制输入端和第三控制输入端对应的第一分频电路、第二分频电路和第三分频电路；加密信号输出端，以及一三输入与门；所述第一...

【专利技术属性】
技术研发人员：张智印，
申请(专利权)人：杭州雄迈集成电路技术股份有限公司，
类型：新型
国别省市：