能够脉冲同时写数据的双处理器设备制造技术

双处理器设备在包括两个处理器的通信系统中能在脉冲周期内同时写数据，其中一个是处于工作模式时另一个处于备用模式。处于备用模式的处理器的运作依赖于处于工作模式的处理器的控制。在设备中，处于工作模式的处理器的中央处理单元产生双请求的信号并提供由一个行地址选通信号和ｎ列地址选通信号连续的记录ｎ个数据块的脉冲周期，因此在脉冲周期内在处理器内的动态存储器存储ｎ个数据块并传输存储的数据，在执行存储时时刻对应备用模式的处理器的地址；如果从工作模式的处理器接收双请求的信号和脉冲信号时，备用模式的处理器的中央处理单元识别同时写的脉冲周期起点，存储从与工作模式的处理器接收的地址一致的相应位置的工作模式的处理器接收的数据。此设备加强了可靠性，并改进关于用于很高速通信网的常规处理器控制器、或双化用于各种通信网的主控制器的数据通信要求的性能。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及高速通信系统的双处理器设备，特别涉及控制两个处理器的动态存储器的设备，以这种方式，动态存储器可在脉冲周期内执行同时写数据。虽然允许从两个处理器的存储器中的任一个的读写数据的操作是顺序或同时产生的，如所要求的一样，为了实现此双化，两个处理器的存储器的数据应互相一致。为此，需要好的同步。顺序同步的例子是在预定的时间长度内重复产生工作状态的存储器中的数据到备用状态的存储器中。因此，需要应用软件允许工作方控制部分复制工作方数据到备用方。同时同步的例子是允许工作方存储器的数据和备用方存储器通过硬件同时实时处理。下文中，用同步或同时指后面的情况。至今，因为执行单写来同时记录数据到工作方和备用方，不仅数据同步(工作方和备用方存储器数据一致)需要许多时间而且依赖存储器容量相应的系统开销时间也增加。此外，虽然各种高性能的处理器已用于高速通信网实施例，通过双化数据同步性能与这些处理器的性能相比是相对降低的，因此数据可靠性仍有问题。现有技术存在的诸多问题之一是如果数据量很大，则需要相当多的时间。此外，写周期双化时，与不双化情况相比物理时间性能产生约30％的下降，如果在超高速通信网或需要高性能的设备中使用这样的写周期功能，在性能方面可能产生严重的问题。本专利技术的另一个目的是加强可靠性，和改进关于用于很高速通信网的路由处理器控制器、或双化用于各种通信网的主控制器的数据通信控制的指令的性能。本专利技术的另一个目的是提供与中用双化处理器控制通信系统的设备，因此数据可以在脉冲周期内同时记录到每一处理器的动态存储器，并对实现和制造可能是容易和不贵的。为了实现上述的和其它目标，提供包含两个处理器的通信系统，其中一个处于工作模式时另一个处于备用模式，处于备用模式的处理器的运作依赖于处于工作模式的处理器的控制。处于工作模式的处理器的中央处理单元产生双请求的信号并提供脉冲周期，此脉冲周期允许由一个行地址选通信号和n列地址选通信号连续的记录n个数据块，因此，在脉冲周期期间的处理器内的动态存储器存储n个数据块，并传输存储的数据和对应的地址到每次执行存储时处于备用模式的处理器。如果从工作模式的处理器接收双请求信号和脉冲信号，备用模式处理器的中央处理单元识别同时写的脉冲周期起点，根据从工作模式处理器接收的地址，存储从相应位置的工作模式的处理器接收的数据，两个处理器能在脉冲周期内同时写数据。图3显示根据本专利技术实施例的通信系统双处理器设备的结构；图4说明根据本专利技术实施例的基于脉冲周期在双动态存储器的存储模块同时写的实现过程的时序图；图5是本专利技术实施例动态存储器的状态转换图。所示的双结构分成工作方和备用方，工作方和备用方的部件是互相一致的。然而，在图中每一部件的参考号添‘A’或‘B’以容易掌握此部件包含在哪一方，工作方或备用方。为了方便，假设在左边的第一处理器处于工作模式，右边的第二处理器处于备用模式。两个处理器各自包括大容量的动态随机访问存储器(DRAM)，处于工作模式的处理器可连续或随机地同时访问两个DRAM。参考记号PA，WE，BYTEN，和PD分别是‘处理器地址’，‘writeenable’，‘byte enable’，‘processor data’的缩写。由这些参考记号指定的信号通过缓冲器和在工作方和备用方间转换处理，只用不同的参考记号来分类过程。BYTEN是相应于DRAM存储模块的每一字节大小的能信号和选择读写数据访问周期的信号。CPU10A、10B根据工作模式或备用模式分别控制相应的处理器的全部运作。运作包括产生地址，或对存储器读写各种数据。DRAM控制器20A、20B产生控制DRAM存储器模块30A、30B的信号DRAS(10)，DCAS(30)和MWE，产生行/列多元的地址MUX_A(100)。DRAS是DRAM行地址选通的缩写，MWE是存储器写的缩写，MUX_A是多路复用地址的缩写。第一地址缓冲器11A、11B和第一数据缓冲器12A、12B传递产生的地址和数据。第二地址缓冲器13A、13B和第二数据缓冲器14A、14B分别与第一地址缓冲器11A、11B和第一数据缓冲器12A、12B连接，安全和准确的传递双控制信号/地址和双DRAM数据到计数器端(工作方或备用方)。DRAS存储器模块30A、30B是由DRAS控制部分20A、20B控制数据存储的存储介质。处于工作模式的处理器同时把数据记录到自己的DRAM存储器模块30A和处于备用模式的处理器30B，因此处于工作模式的处理器和处于备用模式的处理器可维持同样的数据，此过程解释如下。处于工作模式的处理器CPU10A产生要存储的数据和相应的地址。第一地址缓冲器单元11A向DRAM控制部分20A和第二地址缓冲器13A缓冲和传递地址。此外，第一数据缓冲器12A向DRAS存储器模块30A和第二数据缓冲器缓冲和传递数据。结果，DRAS存储器模块30A把传递的数据存储到传递的地址中。同样的数据按序存储到处于备用模式处理器的DRAM存储器模块30B，第二数据缓冲器14A缓冲从第一数据缓冲器12A传递的数据并把它传递到处于备用模式的处理器。此外，第二地址缓冲器13A缓冲从第一地址缓冲器11A传递的数据并把它传递到处于备用模式的处理器。此时，处于备用模式的处理器的第二地址缓冲器13B缓冲从处于工作模式的处理器的第二地址缓冲器13A传递的地址并把它传递到DRAS控制部分20B和第一地址缓冲器11B。第二数据缓冲器14A缓冲从处于工作模式的处理器的第二数据缓冲器传递的数据并把它传递到DRAS存储器模块30B和第一数据缓冲器12B。结果，从处于工作模式的处理器传递的数据以传递的地址的位置存储到DRAS存储器模块30B。图2是基于单个周期在常规的双动态存储器存储模块同时写的实现过程的时序图。这里，单个周期指，数据同时存储到工作方DRAM存储器模块30A和备用方的存储器模块30B时，由一个RAS(行地址选通)信号和一个CAS(列地址选通)信号完成写一个数据块(最大为4字节)。下面，参考工作方时序40-47与备用方时序50-55的关系，描述工作方DRAM存储器模块30A和备用方的存储器模块30B同时写的实施例过程。CPU10A根据工作总线时钟产生记录的数据。CPU10A也产生双存储信号DUP_DRAM41，由于此产生的信号，也产生了与工作总线时钟40同步的双周期信号DUP_CYC42和存储选择信号DRAM_SEL_43。用同步信号，启动工作方DRAM状态转换44，以产生DRAS45，DCAS46和MWE47。结果，MWE47维持低状态时数据存储在DRAM存储器模块。双周期信号DUP_CYC42是在DRAM控制部分20A中产生的信号，用此信号，形成DRAS45，DCAS46。此时，如果接收工作方双周期信号DU_CYC42，备用方与备用总线时钟50同步，并且，开始备用方DRAM状态转换51的状态转换。根据此状态转换51，产生DRS52，DCAS53和MWE54。因此，MWE54维持低状态时从工作方提供的数据存储到备用方DRAM存储器模块30B。图中所示的数据60指由工作方和备用方通过上述过程同时写数据。数据存储到备用方DRAM存储器模块30B后，DRAS控制部分20产生双响应信号DUP_ACK55。本文档来自技高网...

【技术保护点】
一种在通信系统中能够利用脉冲同时写数据的双处理器设备，包括：两个处理器，其中一个处理器处于工作模式而另一个处理器处于备用模式，处于备用模式的处理器依据处于工作模式的处理器的控制运行；处于工作模式的处理器的中央处理单元产生脉冲请求信号 并提供允许用一个行地址选通信号和ｎ列地址选通信号连续记录ｎ个数据块的脉冲周期，以适应在脉冲周期内在处于工作模式的处理器内ｎ个数据块在动态存储器的存储，并把存储的数据和相应的地址发送到每次执行存储时处于备用模式的处理器；从处于工作模式的处 理器接收双请求信号和脉冲信号时，处于备用模式的处理器的中央处理单元识别同时写的脉冲周期起点，并根据从工作模式处理器接收的地址，存储从相应位置的工作模式的处理器接收的数据。

【技术特征摘要】
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【专利技术属性】
技术研发人员：朴柱龙，崔炳求，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]