提高刻蚀均匀性的方法技术

本发明专利技术提供一种提高刻蚀均匀性的方法，提供衬底，衬底上形成有多个栅极结构；栅极结构包括依次叠加的栅介质层和金属栅，在栅介质层和金属栅之间具有功函数层；其中，部分不同栅极结构中的功函数层的厚度不同；利用功函数层相对于金属栅高选择比的第一刻蚀气体刻蚀每个功函数层；利用金属栅相对于功函数层高选择比的第二刻蚀气体刻蚀每个金属栅。本发明专利技术通过先刻蚀功函数层，再刻蚀金属栅，对功函数层的侧向刻蚀减少，提高了刻蚀均匀性。提高了刻蚀均匀性。提高了刻蚀均匀性。

【技术实现步骤摘要】
提高刻蚀均匀性的方法


[0001]本专利技术涉及半导体
，特别是涉及一种提高刻蚀均匀性的方法。

技术介绍

[0002]在14nm FinFET(鳍式场效应管)金属栅中，由于不同器件需要不同的阈值电压(Vt)来开启，而功函数层(work function metal)对阈值电压的影响很大，因此通过调整而功函数层的厚度来调节阈值电压的大小。由于栅极的关键尺寸往往是固定的，不同器件中功函数层的厚度不同会导致后续钨淀积的厚度也不同(例如图1所示的结构)，甚至PMOS中由于功函数层太多而钨几乎无法填入，这种不同器件中功函数层和钨的厚度不同给后续的自对准接触孔(self
‑
alignment contact，SAC)工艺带来了很大的挑战。
[0003]请参阅图1，现有技术中通常首先对金属栅进行刻蚀,；之后再进行如图2所示的对功函数层刻蚀，会形成如图3所示的结构，产生了功函数金属层刻蚀不均匀的问题，自对准接触孔回刻蚀均匀性太差会造成自对准接触孔回刻蚀的工艺窗口很小，刻蚀太少会导致自对准接触孔回刻蚀SIN太薄，刻蚀太多则会导致鳍式结构损坏，大大影响了器件的性能。
[0004]为解决上述问题，需要提出一种新型的提高刻蚀均匀性的方法。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种提高刻蚀均匀性的方法，用于解决现有技术中不同器件中功函数层和钨的厚度不同给后续的自对准接触孔工艺带来了很大的挑战，自对准接触孔回刻蚀均匀性太差会造成自对准接触孔回刻蚀的工艺窗口很小，刻蚀太少会导致自对准接触孔回刻蚀SIN太薄，刻蚀太多则会导致鳍式结构损坏，大大影响了器件的性能的问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种提高刻蚀均匀性的方法，包括：
[0007]步骤一、提供衬底，所述衬底上形成有多个栅极结构；
[0008]所述栅极结构包括依次叠加的栅介质层和金属栅，在所述栅介质层和所述金属栅之间具有功函数层；其中，部分不同所述栅极结构中的所述功函数层的厚度不同；
[0009]步骤二、利用所述功函数层相对于所述金属栅高选择比的第一刻蚀气体刻蚀每个所述功函数层；
[0010]步骤三、利用所述金属栅相对于所述功函数层高选择比的第二刻蚀气体刻蚀每个所述金属栅。
[0011]优选地，步骤一中在所述功函数层和所述栅介质层之间还形成有底部阻障层，在所述功函数层和所述金属栅之间还形成有顶部阻障层。
[0012]优选地，步骤一中所述栅极结构覆盖在形成于所述半导体衬底的N型阱或P型阱上，源区和漏区形成在所述栅极结构两侧的所述N型阱或P型阱中。
[0013]优选地，步骤一中所述衬底上形成有鳍式晶体管；所述鳍式晶体管包括鳍体，所述鳍体呈纳米条或纳米片结构，且所述鳍体由所述半导体衬底刻蚀而成；所述栅极结构覆盖
在部分长度的所述鳍体的顶部表面和侧面。
[0014]优选地，步骤一中所述栅极结构填充在凹槽中，所述凹槽由对伪栅极结构去除后形成。
[0015]优选地，步骤一中的所述衬底为硅衬底。
[0016]优选地，步骤一中的所述栅介质层由自下而上的氧化层以及高介电常数层组成。
[0017]优选地，步骤一中所述高介电常数层的材料包括二氧化硅，氮化硅，三氧化二铝，五氧化二钽，氧化钇，硅酸铪氧化合物，二氧化铪，氧化镧，二氧化锆，钛酸锶，硅酸锆氧化合物。
[0018]优选地，步骤一中在所述栅极结构的侧面还形成有侧墙，源区和漏区形成于所述栅极结构两侧的所述衬底中。
[0019]优选地，步骤一中所述侧墙的材料为氮化硅。
[0020]优选地，步骤一中所述衬底上集成有阈值电压不同的PMOS和NMOS，所述PMOS和所述NMOS的阈值电压均由所述功函数金属的厚度调节。
[0021]优选地，步骤一中所述功函数层的材料为TixNy。
[0022]优选地，步骤一中所述金属栅的材料为钨。
[0023]优选地，步骤二中所述第一刻蚀气体为BCl3。
[0024]优选地，步骤三中所述第二刻蚀气体为NF3。
[0025]优选地，上述任意的方法用于14纳米及以下技术节点的鳍式场效应管自对准工艺.
[0026]如上所述，本专利技术的提高刻蚀均匀性的方法，具有以下有益效果：
[0027]本专利技术通过先刻蚀功函数层，再刻蚀金属栅，对功函数层的侧向刻蚀减少，提高了刻蚀均匀性。
附图说明
[0028]图1显示为现有技术的衬底结构示意图；
[0029]图2显示为现有技术的首先刻蚀金属栅示意图；
[0030]图3显示为现有技术的刻蚀功函数层示意图；
[0031]图4显示为本专利技术的工艺流程示意图；
[0032]图5显示为本专利技术的衬底结构示意图；
[0033]图6显示为本专利技术的首先刻蚀功函数层示意图；
[0034]图7显示为本专利技术的刻蚀金属栅示意图；
[0035]图8显示为本专利技术的栅极结构示意图。
具体实施方式
[0036]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0037]请参阅图4，本专利技术提供一种提高刻蚀均匀性的方法，包括：
[0038]步骤一，请参阅图5，提供衬底10，衬底10上形成有多个栅极结构；
[0039]栅极结构包括依次叠加的栅介质层16(图5中未示出)和金属栅12，在栅介质层16和金属栅12之间具有功函数层11；其中，部分不同栅极结构中的功函数层11的厚度不同；例如图5中从左至右依次为nulvt管(n
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type ultra
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low Vt，N型超低阈值电压)、nsvt管(N型标准阈值电压管)、psvt管(P型标准阈值电压管)、pulvt管(p
‑
type ultra
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low Vt，P型超低阈值电压)，其功函数层11的厚度依次降低。
[0040]在本专利技术一种可选的实施方式中，请参阅图8，步骤一中在功函数层11和栅介质层16之间还形成有底部阻障层17，通常底部阻障层17的材料为TaN，在功函数层11和金属栅12之间还形成有顶部阻障层18。
[0041]在本专利技术一种可选的实施方式中，步骤一中栅极结构覆盖在形成于半导体衬底10的N型阱或P型阱上，源区和漏区形成在栅极结构两侧的N型阱或P型阱中。
[0042]在本专利技术一种可选的实施方式中，步骤一中衬底10上形成有鳍式晶体管；鳍式晶体管包括鳍体，鳍体呈纳米条或纳米片结构，且鳍体由半导体衬底10刻蚀而成；栅极结构覆盖在部分长度的鳍体的顶部表面和侧面。
[0043]在本专利技术一种可选的实施方式中，步骤一中栅极结构填充在凹本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种提高刻蚀均匀性的方法，其特征在于，至少包括：步骤一、提供衬底，所述衬底上形成有多个栅极结构；所述栅极结构包括依次叠加的栅介质层和金属栅，在所述栅介质层和所述金属栅之间具有功函数层；其中，部分不同所述栅极结构中的所述功函数层的厚度不同；步骤二、利用所述功函数层相对于所述金属栅高选择比的第一刻蚀气体刻蚀每个所述功函数层；步骤三、利用所述金属栅相对于所述功函数层高选择比的第二刻蚀气体刻蚀每个所述金属栅。2.根据权利要求1所述的提高刻蚀均匀性的方法，其特征在于：步骤一中在所述功函数层和所述栅介质层之间还形成有底部阻障层，在所述功函数层和所述金属栅之间还形成有顶部阻障层。3.根据权利要求1所述的提高刻蚀均匀性的方法，其特征在于：步骤一中所述栅极结构覆盖在形成于所述半导体衬底的N型阱或P型阱上，源区和漏区形成在所述栅极结构两侧的所述N型阱或P型阱中。4.根据权利要求1所述的提高刻蚀均匀性的方法，其特征在于：步骤一中所述衬底上形成有鳍式晶体管；所述鳍式晶体管包括鳍体，所述鳍体呈纳米条或纳米片结构，且所述鳍体由所述半导体衬底刻蚀而成；所述栅极结构覆盖在部分长度的所述鳍体的顶部表面和侧面。5.根据权利要求1所述的提高刻蚀均匀性的方法，其特征在于：步骤一中所述栅极结构填充在凹槽中，所述凹槽由对伪栅极结构去除后形成。6.根据权利要求1所述的提高刻蚀均匀性的方法，其特征在于：步骤一中的所述衬底为硅衬底。7.根据权利要求1所述的提高刻蚀均匀性的...

【专利技术属性】
技术研发人员：张猛，吴方锐，张鹏，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：