多层堆叠式芯片封装制造技术

本实用新型专利技术公开一种多层堆叠式芯片封装，其中由一第一基板、一第一电路层、一第一芯片及一第一绝缘层构成一下层芯片封装；其中由一第二基板、一第二电路层、一第二芯片及一第二绝缘层构成一上层芯片封装；其中该上层芯片封装堆叠地位于该下层芯片封装的上方，以此堆叠模式以形成该多层堆叠式芯片封装，以使该多层堆叠式芯片封装的至少两个芯片之间能通过其中一该芯片能对其他该芯片进行指令操作，或通过每一该芯片之间的运算功能叠加而能加乘增加总体运算的效能，有效地解决制造端增加成本的问题，以利于芯片封装产品面积能缩小化且降低制造端成本。低制造端成本。低制造端成本。

【技术实现步骤摘要】
多层堆叠式芯片封装


[0001]本技术涉及一种芯片封装，尤指一种多层堆叠式芯片封装。

技术介绍

[0002]随着科技产业及工艺技术的进步，芯片封装产品不仅追求面积缩小化，同时也追求芯片运算能力的提升化，制造端须不断开发运算能力更强的芯片，然而，芯片的个体运算能力的提升同时也增加了制造端研发与生产的新成本。
[0003]因此，一种芯片封装产品面积能缩小化且降低制造端成本的多层堆叠式芯片封装，为目前相关产业的迫切期待。

技术实现思路

[0004]本技术的主要目的在于提供一种多层堆叠式芯片封装，该多层堆叠式芯片封装包含至少两个基板、至少两个电路层、至少两个芯片、至少两个绝缘层及一下部电路层；其中由一第一基板、一第一电路层、一第一芯片及一第一绝缘层构成一下层芯片封装；其中由一第二基板、一第二电路层、一第二芯片及一第二绝缘层构成一上层芯片封装；其中该上层芯片封装为堆叠地位于该下层芯片封装的上方，以此堆叠模式以形成该多层堆叠式芯片封装，以使每一该芯片之间能通过其中一该芯片能对其他每一该芯片进行指令操作，或通过每一该芯片之间的运算功能叠加而能加乘增加总体运算的效能，有效地解决制造端芯片为了封装产品追求面积缩小化须不断开发运算能力更强的芯片而增加成本的问题。
[0005]为达成上述目的，本技术提供一种多层堆叠式芯片封装，该多层堆叠式芯片封装包含至少两个基板、至少两个电路层、至少两个芯片、至少两个绝缘层及一下部电路层；其中每一该基板包括一第一基板及一第二基板位于该第一基板上方而形成一上一下的对应关系，其中该第一基板具有一第一面及相对的一第二面，该第一基板的该第一面上成型设有至少一第一盲孔，其中该第二基板具有一第一面及相对的一第二面，该第二基板的该第一面上成型设有至少一第二盲孔，其中在该第二基板的每一该第二盲孔与该第一基板之间更具有至少一第一穿孔，或在该第二基板的每一该第二盲孔与该第一基板的每一该第一盲孔之间更具有至少一该第一穿孔；其中每一该电路层包括一第一电路层及一第二电路层位于该第一电路层上方而形成一上一下的对应关系，其中该第一电路层设在该第一基板的该第一面上并能延伸设在每一该第一盲孔的内壁面上，其中该第二电路层设在该第二基板的该第一面上并能延伸设在每一该第二盲孔的内壁面上；其中每一该芯片包括一第一芯片及一第二芯片位于该第一芯片上方而形成一上一下的对应关系，其中该第一芯片电性连接地设在该第一电路层上，其中该第二芯片电性连接地设在该第二电路层上；其中每一该绝缘层包括一第一绝缘层及一第二绝缘层位于该第一绝缘层上方而形成一上一下的对应关系，其中该第一绝缘层为以压注技艺覆设在该第一基板的该第一面上，其中该第二绝缘层为以压注技艺覆设在该第二基板的该第一面上；该下部电路层设在该第一基板的该第二面上供用以向外电性连接；其中由该第一基板、该第一电路层、该第一芯片及该第一绝缘层
构成一下层芯片封装；其中由该第二基板、该第二电路层、该第二芯片及该第二绝缘层构成一上层芯片封装；其中该上层芯片封装为堆叠地位于该下层芯片封装的上方，以此堆叠模式以形成该多层堆叠式芯片封装；其中该第一芯片是通过该第一电路层以与该下部电路层电性连接；其中该第二芯片能选择通过该第二电路层并经由每一该第一穿孔以延伸至与该第一芯片电性连接，或选择通过该第二电路层并经由每一该第一穿孔以延伸至与该下部电路层电性连接，以利于芯片封装产品面积能缩小化且降低制造端成本。
[0006]在本技术一较佳实施例中，每一该第二盲孔及每一该第一穿孔的垂直轴心与每一该第一盲孔的垂直轴心相同，以使每一该第二盲孔及每一该第一穿孔与每一该第一盲孔形成一相连通的洞孔。
[0007]在本技术一较佳实施例中，每一该第二盲孔及每一该第一穿孔的垂直轴心与每一该第一盲孔的垂直轴心不相同，以使每一该第二盲孔及每一该第一穿孔与每一该第一盲孔无法相连通。
[0008]在本技术一较佳实施例中，在该下部电路层的下方进一步设有一下部外护层，该下部外护层上具有至少一下部开口，每一该下部开口上分别设有一锡球以对外电性连接。
[0009]在本技术一较佳实施例中，在该多层堆叠式芯片封装上进一步设有一上部基板、一上部电路层、一外部芯片及一上部绝缘层；其中该上部基板设于该第二绝缘层上，该上部基板具有一第一面，在该上部基板的该第一面成型设有至少一上部盲孔，其中在该上部基板的每一该上部盲孔与该第二基板之间更具有至少一上部穿孔，或在该上部基板的每一该上部盲孔与该第二基板的每一该第二盲孔之间更具有至少一该上部穿孔；其中该上部电路层设在该上部基板的该第一面上并能延伸设在每一该上部盲孔的内壁面上；其中该外部芯片电性连接地设在该上部电路层上；其中该上部绝缘层为以压注技艺覆设在该上部基板的该第一面上；其中该外部芯片能选择通过该上部电路层并经由每一该上部穿孔以延伸至与该第二芯片电性连接，或选择通过该上部电路层并经由每一该上部穿孔及每一该第一穿孔以延伸至与该第一芯片电性连接，或选择通过该上部电路层并经由每一该上部穿孔及每一该第一穿孔以延伸至与该下部电路层电性连接。
附图说明
[0010]图1为本技术的多层堆叠式芯片封装具有两个芯片的侧视剖面示意图。
[0011]图2为本技术的第一盲孔与第二盲孔的洞孔不相通的侧视剖面示意图。
[0012]图3为本技术的多层堆叠式芯片封装具有三个芯片的侧视剖面示意图。
[0013]图4为本技术的多层堆叠式芯片封装外部具有一个外部芯片的侧视剖面示意图。
[0014]图5为本技术的第一基板的侧视剖面示意图。
[0015]图6为在图5中设置第一芯片的示意图。
[0016]图7为在图6中设置第一绝缘层的示意图。
[0017]图8为在图7中设置第二基板的示意图。
[0018]图9为在图8中设置第二电路层的示意图。
[0019]图10为在图9中设置第二芯片的示意图。
[0020]图11为在图10中设置第二绝缘层的示意图。
[0021]附图标记说明：1
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多层堆叠式芯片封装；1a
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第一穿孔；1b
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上部穿孔；1c
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第二穿孔；1d
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第一层芯片封装；1e
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第二层芯片封装；1f
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第三层芯片封装；10
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基板；10a
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第一基板；10b
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第二基板；10c
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第三基板；11
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第一面；12
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第二面；13
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第一盲孔；14
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第二盲孔；15
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第三盲孔；20
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电路层；20a
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第一电路层；20b
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第二电路层；20c
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第三电路层；30
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芯片；30a
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第一芯片；30本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多层堆叠式芯片封装，其特征在于，包含：至少两个基板，每一该基板包括一第一基板及一第二基板位于该第一基板上方而形成一上一下的对应关系，其中该第一基板具有一第一面及相对的一第二面，该第一基板的该第一面上成型设有至少一第一盲孔；其中该第二基板具有一第一面及相对的一第二面，该第二基板的该第一面上成型设有至少一第二盲孔；其中在该第二基板的每一该第二盲孔与该第一基板之间还具有至少一第一穿孔，或在该第二基板的每一该第二盲孔与该第一基板的每一该第一盲孔之间还具有至少一该第一穿孔；至少两个电路层，每一该电路层包括一第一电路层及一第二电路层位于该第一电路层上方而形成一上一下的对应关系，其中该第一电路层设在该第一基板的该第一面上并能延伸设在每一该第一盲孔的内壁面上；其中该第二电路层设在该第二基板的该第一面上并能延伸设在每一该第二盲孔的内壁面上；至少两个芯片，每一该芯片包括一第一芯片及一第二芯片位于该第一芯片上方而形成一上一下的对应关系，其中该第一芯片电性连接地设在该第一电路层上；其中该第二芯片电性连接地设在该第二电路层上；至少两个绝缘层，每一该绝缘层包括一第一绝缘层及一第二绝缘层位于该第一绝缘层上方而形成一上一下的对应关系，其中该第一绝缘层为以压注技艺覆设在该第一基板的该第一面上；其中该第二绝缘层为以压注技艺覆设在该第二基板的该第一面上；及一下部电路层，其设在该第一基板的该第二面上供用以向外电性连接；其中由该第一基板、该第一电路层、该第一芯片及该第一绝缘层构成一下层芯片封装；其中由该第二基板、该第二电路层、该第二芯片及该第二绝缘层构成一上层芯片封装；其中该上层芯片封装堆叠地位于该下层芯片封装的上方，以此堆叠模式以形成该多层堆叠式芯片封装；其中该第一芯片通过该第一电路层以与该下部电路层电性连接；其中该第二芯片能选择通过该第二电路层并经由每一...

【专利技术属性】
技术研发人员：于鸿祺，林俊荣，古瑞庭，
申请(专利权)人：华东科技股份有限公司，
类型：新型
国别省市：