本发明专利技术涉及一种启动电路，其在省电模式下减小功率消耗，且该电路能够保持一个指示电源电压正常的活动标记信号。其实现方式是通过在省电模式下关闭启动电路，并使用一个状态保持电路用于响应低功耗信号以维持活动标记信号。该状态保持电路响应该启动电路的一个内部节点以在该内部节点已达到一个预设电压水平时产生该活动标记信号。该低功耗信号可以是一个睡眠模式信号和一个深度低功耗信号中的一个或两个。该状态保持电路包括一个覆盖电路用于在省电模式维持该活动标记信号，和一个恢复电路用于当退出省电模式时快速复位启动电路内部节点中的至少一个。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术主要涉及低功率电路技术，本专利技术尤其涉及在启动电路中最小 化功率消耗的方法。
技术介绍
半导体装置，例如微处理器、独立式和嵌入式存储装置、基准电压电 路、功率管理电路等等，需要在电源电压被打开后立刻运行某一运行序列。此运行序列一般一皮称为启动序列。该启动序列可以包括，例如以一个特 定顺序复位存储元件(例如锁存器、触发器、寄存器)、启动振荡器(例 如激励功率源或锁相环路)、和激活内部电压源或参考电源。该序列通 常需要大量时间才能完成，并且在电源电压已达到某一最低电压水平后启 动。该序列通常无须再运行直到电源电压已经降低至最低电压水平。对于 大部分电子装置，拥有一个稳定且可靠的电源以确保逻辑功能的正确运行 也是重要的，该逻辑功能例如激励电路、记忆存储元件和对电源电压变化 敏感的其它模块；在运行中的任何给定时间内，知晓电源电压水平是否意 外地降低于某一电压水平之下也是重要的。换言之，有时需要监控电源电 压水平。电源的可靠性对于移动应用中的情况尤其重要，在该情况下，电源是 在再次充电之间具有有限安培时(ampere-hours)容量的电池。在半导体 装置中，典型的用于评估或监控电源电压水平并启动一个启动序列的电路 通常被称为启动检测电路或功率电压(电压水平)检测器，或简称启动电 路。该启动电^各监控电源的电压水平，例如Vdd或Vcc电压、或输入/ 输出电路电源电压；并产生一个活动标记信号，其指示电压水平在最低所 需电压水平之上。电源电压敏感电路将该活动标记信号用于或者启动运行 或者延续运行。图1是一个现有技术启动电路的电路示意图。在此例中，电路被用于 检测Vdd电源电压水平。启动电路10包括一个分压器电路和一个延迟电 路。该分压器电路包括p-沟道晶体管12， p-沟道晶体管14,和电阻器16,上述所有元件串联连接在电源Vdd和地(Vss)之间，其中该p-沟 道晶体管14的栅极端连接到其漏端，这在本
中是公知的，称为 二极管连接式。P-沟道晶体管12的栅极端连接到一个深度低功耗信号 DEEP一PD以将Vdd自该分压器电路断开。该延迟电路包括连接在晶体管 14与电阻器16的共同节点和输出PWR—OK之间的一系列反相器18、 20、 22和24。本例中的输出PWR—OK表示活动标记信号，其中高电压水平指 示Vdd电源电压高于最低电压水平。电容器26和28连接到反相器12和 16的输入端。 '启动电路10的运行如下Vdd打开后，Vdd电压水平开始从地或Vss 升高至Vdd额定值。本领域技术人员将理解额定电压依赖于特定应用和/ 或电路，但本专利技术的实施例能够被应用于监控半导体装置中任何类型的电 源电压。当Vdd电压上升时，信号DEEP—PD维持在Vss低电压水平或逻 辑低，直流电从Vdd流经晶体管12和14和电阻器16的直流(DC )路径。 反相器18的输入端向Vdd电压水平或逻辑高上升，最后达到一个将反相 器18的输出端的电压从逻辑高变为逻辑低电压水平的电压水平。这个状 态的改变通过其余的反相器传播以驱动PWR—OK变为逻辑高电压水平。 在本例中，在高逻辑电压水平的PWR一OK指示Vdd电压已经达到并维 持在某一电压水平之上，该电压水平足以使电源电压水平敏感模块启动或 延续它们的安全运行。大部分电池供电的半导体装置具有省电模式以帮助减小装置的功率 消耗。公知的省电模式之一是深度低功耗模式。在深度低功耗模式，装置 基本上是关闭的，其中不需要保持电路模块的数据和逻辑状态，也不期望 快速返回至常规运行。因此，没必要对深度低功耗模式下的电源电压水平 进行监控。当图1的实例进入深度低功耗模式时，DEEP—PD被驱动至高 逻辑电压水平，晶体管12关闭且Vdd节点从分压器电路解耦。这有效地 禁止了启动电路IO,因此其不能跟踪Vdd电压水平，并导致了 PWR_OK 最后变成Vss低电压水平。注意到在深度低功耗模式下电源(例如Vdd、 Vcc等等)可关闭也可不关闭是重要的。另一个公知且更频繁应用的省电模式是待机模式，也被称作睡眠模 式。在睡眠模式，保持基本电路的供电，该基本电路例如数据存储元件 (例如RAM、寄存器)，参考源，时钟管理电路(例如DLL或PLL),使 得装置能够在相对较短的时间返回至活动模式。在睡眠模式，和在常规运行模式一样，最经常需要PWR_OK保持在使能电压水平以维持基本电路 活动并防止功率序列的不必要启动。同时，重要的是最小化功率消耗和禁 止对于操作或保持逻辑状态所不需要的每个电流消耗路径。图1中所示的目前已知启动电路IO存在若干问题。只要DEEP—PD在 低电压水平，分压器电路就从Vdd电源汲取电流。仅当DEEP—PD在高电 压水平，也就是仅当装置处于深度低功耗模式，才能切断启动电路10的 分压器电路中的电流。同样，图1所示的现有技术的电路不具有维持睡眠模式的装置。用睡 眠模式信号代替DEEP—PD,或逻辑组合睡眠模式信号和DEEP—PD，仍然 会引起当进入省电模式时反相器18的输入端向Vss放电，且通过分压器 电路的直流路径被切断。随后，PWRJDK信号下降至低电压水平Vss。因 为装置的整个启动序列将再运行，所以再进入常规运行模式将需要相对长 的时间。因此，在图l的电路中，睡眠模式下，为了维持PWR一OK信号 是高电压水平，晶体管12必须保持打开，将通过分压器电路汲取电流。 虽然启动电路例如图1的启动电路通常仅消耗几樣i安电流，但是对于电池 供电应用而言也是非常重要的。对于移动产品，功率保持是关键的，应该频繁应用如上讨述的省电模式。例如，传统的比较器电路，例如图2所示的双模式比较器电路，具有 一个常规运行模式和省电运行模式，其中，该省电模式被用于当电路反应 时间不关键时用最小电流消耗维持电路功能。图2的双模式比较器电路包 括一个常规差分电路和一个低功率差分电路。该常规差分电路包括以电流 镜结构排列的p -沟道晶体管50和52、 n -沟道输入晶体管54和56及n -沟道电流源晶体管58。输入晶体管54接收信号VREF,输入晶体管56 接收输入信号VIN,而电流源晶体管58的4册才及端4妄收一个偏压VBIAS。 VBIAS电压由串联连接于Vdd和Vss之间的晶体管60和62所组成的电 路产生，其中，晶体管60受控于信号SLEEP,晶体管62以二极管结构连 接。由n -沟道晶体管64组成的禁止电路响应SLEEP信号将VBIAS耦合 至一低功率干线(mil) Vss。该低功率差分电路包括以电流镜结构排列的 p-沟道晶体管66和68、 n-沟道输入晶体管70和72及n-沟道电流源 晶体管74 。输入晶体管70和晶体管74的栅极端接收VREF ，输入晶体管 72接收输入信号VIN。要注意，选择晶体管74的尺寸，使得比晶体管58汲取基本上更少的电流。在常规或高速运行中，将SLEEP信号设置为低电压水平以打开常规 差分和低功率差分电路。在速度不关键的低功率运行模式中，设置SLEEP 信号为高电压水平，以通过设置VBIAS为Vss电压水平来关闭常规差分 电路。因此，虽然仍维持比较器功能，但是与常规运行模式相比，具有较 低功率消耗和较长响应时间。在图2的双模式比较器电路的例子中，因为常规差分电路的激本文档来自技高网...
【技术保护点】
一种启动电路包括： 功率检测器电路，其用于计算电源电压水平并产生输出信号指示所述电源电压水平至少处于预设电压水平，所述功率检测器电路至少具有一个可在低功率运行模式被选择性地禁止的电流路径； 控制电路，其用于维持所述启动输出信号的值，同时至少一个电流路径被禁止。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：潘弘柏，P佛兰森科，
申请(专利权)人：莫塞德技术公司，
类型：发明
国别省市：CA[加拿大]
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