可配置的存内运算单元和存算一体电路制造技术

本发明专利技术涉及一种可配置的存内运算单元，包括：第一MOSFET，其栅极与第一信号连接，其漏极和源极中的第一个与固定电平连接，其漏极和源极中的第二个与第二MOSFET的漏极和源极中的第一个连接；第二MOSFET，其栅极与第二信号连接，其漏极和源极中的第二个与输出端(OUT)连接；第三MOSFET，其栅极与第三信号连接，其漏极和源极中的第一个与固定电平连接，其漏极和源极中的第二个与第四MOSFET的漏极和源极中的第一个连接；以及第四MOSFET，其栅极与第四信号连接，其漏极和源极中的第二个与输出端(OUT)连接。此外，本发明专利技术还涉及该存内运算单元的一种运行方法和一种存算一体电路。通过本发明专利技术，可以在不改变电路的情况下通过相应控制信号来执行不同的运算类型。号来执行不同的运算类型。号来执行不同的运算类型。

【技术实现步骤摘要】
可配置的存内运算单元和存算一体电路


[0001]本专利技术总的来说涉及集成电路领域，具体而言，涉及一种可配置的存内运算单元及其运行方法。此外，本专利技术还涉及一种可配置的存算一体电路。

技术介绍

[0002]存算一体化芯片是指一种在存储器内或存储器附近执行运算的芯片。由于更低功耗和更小芯片面积等优点，存算一体化芯片日益受到业界关注。
[0003]然而，目前的存算一体化芯片一般仅能执行固定的运算类型。具体而言，在进行计算的过程中，在存储器内只能执行一种最常见的运算，而其它所有计算都还是必须使用额外的运算电路来进行计算。这样的做法，降低了存内计算的利用率，使得芯片无论从设计面积，还是能耗，效率上的成本过高。此外，如果要改变其运算类型则需要在电路结构方面进行较大改变。这种改变是高成本的，由此限制了存内运算的应用场景。

技术实现思路

[0004]本专利技术的任务是提供一种可配置的存内运算单元及其运行方法、以及一种可配置的存算一体电路，通过所述存内运算单元和/或所述方法和/或所述存算一体电路，可以在不改变电路的情况下通过相应控制信号来执行不同的运算类型。
[0005]在本专利技术的第一方面，该任务通过一种可配置的存内运算单元，该存内运算单元包括：
[0006]第一MOSFET，其栅极与分配给该运算单元(AU1)的存储单元的输出信号(W1)连接，其漏极和源极中的第一个与固定电平连接，其漏极和源极中的第二个与第二MOSFET的漏极和源极中的第一个连接；
[0007]第二MOSFET，其栅极与分配给该运算单元(AU1)的第一输入信号(INL1)连接，其漏极和源极中的第二个与输出端(OUT)连接；
[0008]第三MOSFET，其栅极与分配给该运算单元(AU1)的存储单元的输出信号的反相(WB1)连接，其漏极和源极中的第一个与固定电平连接，其漏极和源极中的第二个与第四MOSFET的漏极和源极中的第一个连接；以及
[0009]第四MOSFET，其栅极与分配给该运算单元(AU1)的第二输入信号(INR1)连接，其漏极和源极中的第二个与输出端(OUT)连接。
[0010]在本专利技术中，术语“MOSFET”是指金属氧化物半导体场效应晶体管(Metal
‑
Oxide
‑
Semiconductor Field
‑
Effect Transistor,MOSFET)。术语“反相”是指数字信号做反相运算(如经过反相器)以后所得到的数字信号结果，例如信号“1”的反相是“0”，信号“0”的反相是“1”。
[0011]在本专利技术的一个扩展方案中规定，第一至第四MOSFET为n型MOSFET；或者第一至第四MOSFET为p型MOSFET。
[0012]在本专利技术的另一扩展方案中规定，所述固定电平为地(GND)或供电电压(Vdd)。在
此应当指出，在其它场景中，所述固定电平也可以为其它电平，例如在串联有分压电阻的情况下，固定电平为供电电压的某个分数值。
[0013]在本专利技术的一个优选方案中规定，当所述固定电平为地(GND)时，所述第一输入信号(INL1)和/或所述第二输入信号(INR1)的电平按如下方式来设置：
[0014]第二输入信号(INR1)为低电平，其中存内运算单元被配置为执行输出信号(W1)与第一输入信号(INL1)的与非(NAND)运算；
[0015]第一输入信号(INL1)为低电平，其中存内运算单元被配置为执行输出信号(W1)与第二输入信号(INR1)的反相的或(OR)运算；以及
[0016]第一输入信号(INL1)为第二输入信号(INR1)的反相，其中存内运算单元被配置为执行输出信号(W1)与第二输入信号(INR1)的同或(XNOR)运算。
[0017]在本专利技术的另一优选方案中规定，当所述固定电平为供电电压(Vdd)时，所述第一输入信号(INL1)和/或所述第二输入信号(INR1)的电平按如下方式来设置：
[0018]第二输入信号(INR1)为低电平，其中存内运算单元被配置为执行输出信号(W1)与第一输入信号(INL1)的与(AND)运算；
[0019]第一输入信号(INL1)为低电平，其中存内运算单元被配置为执行输出信号(W1)与第二输入信号(INR1)的反相的或非(NOR)运算；以及
[0020]第一输入信号(INL1)为第二输入信号(INR1)的反相，其中存内运算单元被配置为执行输出信号(W1)与第二输入信号(INR1)的异或(XOR)运算。
[0021]应当指出，上述第一输入信号和第二输入信号的电平组合的列举并不是穷尽的，在其它电平组合的情况下，可以实现其它逻辑运算。所述逻辑运算也落入本专利技术的范围。
[0022]在本专利技术的一个扩展方案中规定，所述存内运算单元还包括输出电路，所述输出电路与输出端(OUT)连接以便对在输出端(OUT)处输出的信号进行处理，其中所述输出电路包括传输门和/或模数转换器。在此，所述输出电路还可以包括例如信号处理电路和数据处理电路之类的其它附加电路。
[0023]在本专利技术的第二方面，前述任务通过一种可配置的存算一体电路来解决，该存算一体电路包括：
[0024]n个存储单元组，每个存储单元组被分配给n个运算单元之一并且包括一个或多个存储单元，其中n为大于等于1的整数；以及
[0025]n个可配置的存内运算单元(AU1，AU2，
……
AU
n
)，其中每个存内运算单元(AU1)包括：
[0026]第一MOSFET，其栅极与分配给该运算单元(AU1)的存储单元的输出信号(W1)连接，其漏极和源极中的第一个与固定电平连接，其漏极和源极中的第二个与第二MOSFET的漏极和源极中的第一个连接；
[0027]第二MOSFET，其栅极与分配给该运算单元(AU1)的第一输入信号(INL1)连接，其漏极和源极中的第二个与输出端(OUT)连接；
[0028]第三MOSFET，其栅极与分配给该运算单元(AU1)的存储单元的输出信号的反相(WB1)连接，其漏极和源极中的第一个与固定电平连接，其漏极和源极中的第二个与第四MOSFET的漏极和源极中的第一个连接；以及
[0029]第四MOSFET，其栅极与分配给该运算单元(AU1)的第二输入信号(INR1)连接，其漏
极和源极中的第二个与输出端(OUT)连接。在本专利技术的一个扩展方案中规定，每个运算单元包括2
k
个存储单元，其中k为大于等于0的整数。
[0030]在本专利技术的一个优选方案中规定，所述固定电平为地(GND)并且其中分配给每个运算单元(AU1)的第一输入信号(INL1)和/或第二输入信号(INR1)的电平被设置为下列各项中的一个或多个：
[0031]第二输入信号(INR1)为低电平，其中存算一体电路被配置为执行输出信号(W1)与第一输入信号(INL1)的与非(NAND)运算；
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【技术保护点】

【技术特征摘要】
1.一种可配置的存内运算单元，包括：第一MOSFET，其栅极与第一信号连接，其漏极和源极中的第一个与固定电平连接，其漏极和源极中的第二个与第二MOSFET的漏极和源极中的第一个连接；第二MOSFET，其栅极与第二信号连接，其漏极和源极中的第二个与输出端(OUT)连接；第三MOSFET，其栅极与第三信号连接，其漏极和源极中的第一个与固定电平连接，其漏极和源极中的第二个与第四MOSFET的漏极和源极中的第一个连接；以及第四MOSFET，其栅极与第四信号连接，其漏极和源极中的第二个与输出端(OUT)连接。2.根据权利要求1所述的可配置的存内运算单元，其中：第一信号和第二信号中的第一个为分配给该运算单元(AU1)的存储单元的输出信号(W1)，并且第一信号和第二信号中的第二个为分配给该运算单元(AU1)的第一输入信号(INL1)；以及第三信号和第四信号中的第一个为分配给该运算单元(AU1)的存储单元的输出信号的反相(WB1)，并且第三信号和第四信号中的第二个为分配给该运算单元(AU1)的第二输入信号(INR1)。3.根据权利要求1所述的存内运算单元，其中第一至第四MOSFET为n型MOSFET；或者其中第一至第四MOSFET为p型MOSFET。4.根据权利要求2所述的存内运算单元，其中所述固定电平为地(GND)或供电电压(Vdd)。5.根据权利要求4所述的存内运算单元，其中当所述固定电平为地(GND)时，所述第一输入信号(INL1)和/或所述第二输入信号(INR1)的电平按如下方式来设置：第二输入信号(INR1)为低电平，其中存内运算单元被配置为执行输出信号(W1)与第一输入信号(INL1)的与非(NAND)运算；第一输入信号(INL1)为低电平，其中存内运算单元被配置为执行输出信号(W1)与第二输入信号(INR1)的反相的或(OR)运算；以及第一输入信号(INL1)为第二输入信号(INR1)的反相，其中存内运算单元被配置为执行输出信号(W1)与第二输入信号(INR1)的同或(XNOR)运算。6.根据权利要求4所述的存内运算单元，其中当所述固定电平为供电电压(Vdd)时，所述第一输入信号(INL1)和/或所述第二输入信号(INR1)的电平按如下方式来设置：第二输入信号(INR1)为低电平，其中存内运算单元被配置为执行输出信号(W1)与第一输入信号(INL1)的与(AND)运算；第一输入信号(INL1)为低电平，其中存内运算单元被配置为执行输出信号(W1)与第二输入信号(INR1)的反相的或非(NOR)运算；以及第一输入信号(INL1)为第二输入信号(INR1)的反相，其中存内运算单元被配置为执行输出信号(W1)与第二输入信号(INR1)的异或(XOR)运算。7.根据权利要求1所述的存内运算单元，还包括输出电路，所述输出电路与输出端(OUT)连接以便对在输出端(OUT)处输出的信号进行处理，其中所述输出电路包括传输门和/或模数转换器。8.一种可配置的存算一体电路，包括：n个存储单元组，每个存储单元组被分配给n个运算单元之一并且包括一个或多个存储
单元，其中n为大于等于1的整数；以及n个可配置的存内运算单元(AU1，AU2，
……
AU
n
...

【专利技术属性】
技术研发人员：许振隆，
申请(专利权)人：北京苹芯科技有限公司，
类型：发明
国别省市：