三维堆叠光电封装结构及制备方法技术

本发明专利技术提供一种三维堆叠光电封装结构及制备方法，利用三维堆栈混合扇出型封装，可以有效的缩短光芯片及电芯片的传输路径，增加效能，缩小封装尺寸，以通过后道工艺将具有不同工艺节点的光芯片及电芯片进行高密度整合封装，同时兼顾光电封装结构散热的需求。同时兼顾光电封装结构散热的需求。同时兼顾光电封装结构散热的需求。

【技术实现步骤摘要】
三维堆叠光电封装结构及制备方法


[0001]本专利技术属于半导体封装领域，涉及一种三维堆叠光电封装结构及制备方法。

技术介绍

[0002]光具有信号衰减小、能耗低、高带宽以及与CMOS兼容的性能，这些因素也直接影响到I/O的带宽和能耗，因此，为增加I/O带宽并最大限度地降低能耗，引入硅光技术十分必要。其中，光与电集成至关重要，如何将光集成电路（PIC）和电集成电路（EIC）进行良好的组合封装，是亟待解决的问题。
[0003]现有的三维堆叠光电封装结构大多直接将光集成芯片及电集成芯片键合于基板上，通过打线（wire
‑
bonds）或倒置贴合（Flip
‑
Chip）与基板电连接。由于硅光工艺节点相对电芯片工艺而言，比较落后，如目前单片集成开发的最先进的硅光工艺节点是45nm和32nm制程，这与电芯片10nm以下的工艺节点相比相差甚远，而现有的光电集成式封装结构的性能难以满足高密度集成封装需求。
[0004]现有技术中，也有采用系统级芯片（SOC）封装的方式用以改变芯片设计以提高封装集成密度，但这种本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维堆叠光电封装结构的制备方法，其特征在于，包括以下步骤：提供基底；于所述基底上形成分离层；提供电芯片，并将所述电芯片键合于所述分离层上，且所述电芯片的电芯片焊盘与所述分离层相接触；于所述分离层上形成封装层，所述封装层包覆所述电芯片；去除所述分离层及所述基底，显露所述封装层与所述电芯片；于所述封装层上形成重新布线层，所述重新布线层包括第一面及相对的第二面，且所述重新布线层的第一面与所述封装层和所述电芯片相接触，所述重新布线层与所述电芯片焊盘电连接；于所述重新布线层的第二面上形成第一连接凸块及第二连接凸块，所述第一连接凸块及第二连接凸块均分别与所述重新布线层电连接，且所述第二连接凸块的高度大于所述第一连接凸块的高度；提供基板，所述基板包括第一面及相对的第二面，所述基板的第一面具有基板焊盘；提供光芯片，并将所述光芯片键合于所述基板的第一面并与所述基板焊盘相互错开，所述光芯片的光芯片焊盘及光芯片感光区远离键合面；将所述第一连接凸块与所述光芯片焊盘键合，同时所述第二连接凸块与所述基板焊盘键合，所述第一连接凸块与所述光芯片焊盘电连接，所述第二连接凸块与所述基板焊盘电连接，且显露所述光芯片感光区；于所述光芯片上键合光纤，且所述光纤与所述光芯片感光区相接触；提供散热盖板，将所述散热盖板键合于所述基板的第一面上并与所述电芯片直接或间接接触，所述散热盖板包覆所述电芯片及所述光芯片，且所述散热盖板具有显露所述光纤的开口。2.根据权利要求1所述的三维堆叠光电封装结构的制备方法，其特征在于：所述第一连接凸块为焊料凸点或所述第一连接凸块包括金属柱以及位于所述金属柱上方的焊料凸点又或所述第一连接凸块包括金属凸块以及位于所述金属凸块外表面的焊料层；所述第二连接凸块为焊料凸点或所述第二连接凸块包括金属柱以及位于所述金属柱上方的焊料凸点又或所述第二连接凸块包括金属凸块以及位于所述金属凸块外表面的焊料层。3.根据权利要求1所述的三维堆叠光电封装结构的制备方法，其特征在于：所述第一连接凸块的高度为30~150μm，所述第二连接凸块的高度为200~600μm。4.根据权利要求1所述的三维堆叠光电封装结构的制备方法，其特征在于：所述光芯片、所述电芯片及所述基板具有不同的工艺节点，通过所述重新布线层、所述第一连接凸块及所述第二连接凸块实现桥接互连。5.根据权利要求1所述的三维堆叠光电封装结构的制备方法，其特征在于：形成的所述三维堆叠光电封装结构中最小线宽为1~2μm，最小线距为1~2μm。6.根据权利要求1所述的三维堆叠光电封装结构的制备方法，其特征在于：所述基底包括玻璃衬底、金属衬底、半导体衬底、聚合物衬底及陶瓷衬底中的一种；所述分离层包括紫外固化分离层或热固化分离层。7.根据权利要求1所述的三维堆叠光电封装结构的制备方法，其特征在于：形成所述...

【专利技术属性】
技术研发人员：陈彦亨，林正忠，
申请(专利权)人：盛合晶微半导体江阴有限公司，
类型：发明
国别省市：