集成电路装置包括基板与位于第一栅极结构及该第二栅极结构之间的鳍片隔离结构。第一栅极结构包绕位于第一鳍片上方的第一垂直纳米结构通道堆叠。第二栅极结构包绕位于第二鳍片上方的第二垂直纳米结构通道堆叠。鳍片隔离结构从第一栅极结构的上表面延伸至基板的上表面。沟槽隔离结构位于第一鳍片与鳍片隔离结构之间且具有与鳍片隔离结构不同的蚀刻选择性。性。性。
【技术实现步骤摘要】
集成电路装置
[0001]本专利技术实施例是关于集成电路装置及其制造方法，特别是关于具有鳍片隔离结构的集成电路装置及其制造方法。
技术介绍
[0002]半导体集成电路产业历经指数性的成长。集成电路材料与设计的科技进展产生了各个世代的集成电路，其中各世代相较于先前世代具有较小且较为复杂的电路。集成电路演进期间，功能密度(亦即，单位芯片面积的内连线装置数目)通常会增加而几何尺寸(亦即，可利用制程生产的最小元件(或线))却减少。此微缩化的过程通常会提高生产效率以及降低相关成本而提供助益。这样的微缩化也会增加加工与制造集成电路的复杂度。
技术实现思路
[0003]本专利技术实施例提供一种集成电路装置。集成电路装置包括基板、第一栅极结构、第二栅极结构、鳍片隔离结构以及沟槽隔离结构。第一栅极结构包绕位于第一鳍片上方的第一垂直纳米结构通道堆叠。第二栅极结构包绕位于第二鳍片上方的第二垂直纳米结构通道堆叠。鳍片隔离结构位于第一栅极结构与第二栅极结构之间且从第一栅极结构的上表面延伸至基板的上表面。沟槽隔离结构位于第一鳍片与鳍片隔离结构之间且具有与鳍片隔离结构不同的蚀刻选择性。
[0004]本专利技术实施例亦提供一种集成电路装置。集成电路装置包括基板、第一沟槽隔离结构、第二沟槽隔离结构、半导体鳍片以及鳍片隔离结构。第一沟槽隔离结构位于基板上且沿着第一方向延伸。第二沟槽隔离结构在第二方向上与第一沟槽隔离结构横向隔离，第二方向横切第一方向。半导体鳍片从第一沟槽隔离结构与第二沟槽隔离结构之间垂直延伸而出。鳍片隔离结构内嵌于半导体鳍片中且从基板垂直延伸至比半导体鳍片更高的水平。鳍片隔离结构与第一沟槽隔离结构及第二沟槽隔离结构之间存在界面。
[0005]本专利技术实施例亦提供一种集成电路装置的制造方法。集成电路装置的制造方法包括：形成第一半导体材料与第二半导体材料的交替层的多层晶格；通过于多层晶格中形成第一开口与第二开口，以于半导体鳍片之上形成垂直纳米结构堆叠；以绝缘材料填充第一开口与第二开口；通过形成图案化遮罩以露出半导体鳍片的一部分；通过移除半导体鳍片的露出部分以形成第三开口；以及通过填充第三开口以形成鳍片隔离结构。
附图说明
[0006]以下实施方式与所附图式一并阅读较容易理解本专利技术实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小各种部件的尺寸，以清楚地表现出本专利技术实施例的特征。
[0007]图1A
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图1E是根据本公开实施例制造的集成电路装置的一部分的上视示意图与剖面侧视示意图。
[0008]图2
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图3、图4A
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图4F与图5
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图14是根据本公开各种态样的集成电路装置在各个制造阶段的各种实施例示意图。
[0009]图15是根据本公开各种态样绘示出半导体装置的制造方法的流程图。
[0010]其中，附图标记说明如下：
[0011]10：集成电路装置
[0012]110：基板
[0013]118：硅化物层
[0014]120：源极/漏极接触件
[0015]130：层间介电质
[0016]131：蚀刻停止层、接触蚀刻停止层
[0017]170：区域
[0018]184：栅极接触件
[0019]1000：方法
[0020]1100，1200，1300，1400，1500，1600，1700：步骤
[0021]20A，20B，20C，20D，20E，20F，20G，20G，20H，20I，20J，20K：全绕式栅极装置
[0022]22，24：纳米结构22A1，22A2，22A3，22A4，22A5，22A6，22A7，22A8，22A9，22A10，22A11，22AX，22B1，22B2，22B3，22B4，22B5，22B6，22B7，22B8，22B9，22B10，22B11，22BX，22C1，22C2，22C3，22C4，22C5，22C6，22C7，22C8，22C9，22C10，22C11，22CX：通道、纳米结构
[0023]200A，200B，200C，200D，200E，200F，200G，200G，200H，200I，200J，200K，200X：栅极结构、取代栅极
[0024]200P：栅极结构部
[0025]204：保护层
[0026]21，21A，21B，21C：第一半导体层
[0027]210：界面层、第一界面层
[0028]23，23A，23B，23C，25：第二半导体层
[0029]240：第二界面层
[0030]26：多层堆叠
[0031]28：氧化物层
[0032]29：硬遮罩层
[0033]290：金属填充层
[0034]295：盖层
[0035]296：支撑结构
[0036]321，322，323，324：鳍片
[0037]36：绝缘材料
[0038]361，362，363，364，365：隔离结构
[0039]370：一部分
[0040]40：虚置栅极结构
[0041]41：栅极间隔物
[0042]410，47：遮罩层
[0043]420：鳍片隔离结构
[0044]421BA：后侧壁、侧壁、后侧
[0045]421B，421BO：底表面、下表面
[0046]421F：前侧壁、侧壁、前侧
[0047]421L：左侧壁、侧壁
[0048]421R：右侧壁、侧壁
[0049]421T：顶表面、上表面
[0050]44：栅极介电层
[0051]45：虚置栅极层
[0052]450，550：开口
[0053]47A：下遮罩层
[0054]47B：上遮罩层
[0055]50：披覆层
[0056]510：接缝
[0057]600：栅极介电层
[0058]700：第二功函数层
[0059]74：内间隔物
[0060]76：间隔物部分
[0061]82：源极/漏极区、源极/漏极部件
[0062]900：功函数调谐层
[0063]93：衬层、介电层
[0064]94：混合鳍片
[0065]95：填充层、氧化物层
[0066]99：栅极隔离结构
[0067]A
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A，B
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B，C
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C，D
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D，E
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E：线段
[0068]CD1：距离
具体实施方式
[0069]以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同部件。各部件和其配置的具体范例描述如下，以简化本专利技术实施例的说明。当然，这些仅仅本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种集成电路装置，包括：一基板；一第一栅极结构，包绕一第一垂直纳米结构通道堆叠，该第一垂直纳米结构通道堆叠位于一第一鳍片上方；一第二栅极结构，包绕一第二垂直纳米结构通道堆叠，该第二垂直纳米结构通道堆叠位于一第二鳍片上方；一...
【专利技术属性】
技术研发人员：詹易叡，潘冠廷，江国诚，王志豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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