一种半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于在半导体器件包括的至少两个晶体管具有的阈值电压的绝对值不同的情况下，降低该半导体器件的制造难度。所述半导体器件包括：半导体基底、第一环栅晶体管和第二环栅晶体管。沿平行于第一环栅晶体管包括的第一栅堆叠结构的宽度方向，第一环栅晶体管包括的第一沟道区具有至少两列间隔设置的第一沟道部。沿平行于第二环栅晶体管包括的第二栅堆叠结构的宽度方向，第二环栅晶体管包括的第二沟道区具有至少两列间隔设置的第二沟道部。相邻两列第二沟道部的间距不同于相邻两列第一沟道部的间距。第二沟道区中至少一列第二沟道部的宽度不同于第一沟道区中至少一列第一沟道部的宽度。一列第一沟道部的宽度。一列第一沟道部的宽度。

【技术实现步骤摘要】
一种半导体器件及其制造方法


[0001]本专利技术涉及半导体
，尤其涉及一种半导体器件及其制造方法。

技术介绍

[0002]在实际的应用过程中，半导体器件包括的多个晶体管往往具有不同的分工。在不同晶体管的分工不同的情况下，不同的晶体管具有的阈值电压的绝对值可能不同。
[0003]而当半导体器件包括的至少两个晶体管具有的阈值电压的绝对值不同时，采用现有的制造方法制造上述半导体器件的制造难度较大，导致半导体器件的良率较低。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体器件及其制造方法，用于在半导体器件包括的至少两个晶体管具有的阈值电压的绝对值不同的情况下，降低该半导体器件的制造难度，提高该半导体器件的良率。
[0005]为了实现上述目的，本专利技术提供了一种半导体器件，该半导体器件包括：半导体基底、第一环栅晶体管和第二环栅晶体管。
[0006]沿平行于半导体基底表面的方向，上述半导体基底包括第一区域和第二区域。上述第一环栅晶体管形成在第一区域上。沿平行于第一环栅晶体管包括的第一栅堆叠结构的宽度方向，第一环栅晶体管包括的第一沟道区具有至少两列间隔设置的第一沟道部。上述第二环栅晶体管形成在第二区域上。沿平行于第二环栅晶体管包括的第二栅堆叠结构的宽度方向，第二环栅晶体管包括的第二沟道区具有至少两列间隔设置的第二沟道部。相邻两列第二沟道部的间距不同于相邻两列第一沟道部的间距。第二沟道区中至少一列第二沟道部的宽度不同于第一沟道区中至少一列第一沟道部的宽度。
[0007]与现有技术相比，本专利技术提供的半导体器件中，第一环栅晶体管包括的第一沟道区具有至少两列间隔设置的第一沟道部。第二环栅晶体管包括的第二沟道区具有至少两列间隔设置的第二沟道部。并且，相邻两列第二沟道部的间距不同于相邻两列第一沟道部的间距。基于此，以相邻两列第一晶体管的间距小于相邻两列第二沟道部的间距为例进行说明，在制造本专利技术提供的半导体器件的过程中，若同时形成第一栅堆叠结构和第二栅堆叠结构，并在第一栅堆叠结构包括的第一栅介质层和第二栅堆叠结构包括的第二栅介质层上，均形成厚度等于第二栅堆叠结构包括的第二栅极厚度的栅极材料后，因相邻两列第二沟道部的间距与第二栅堆叠结构的规格相匹配，故第二栅介质层上可以形成正常形成相应厚度的第二栅极。但是因相邻两列第一沟道部的间距较小，从而导致第一栅极填充在相邻第一沟道部之间的部分的厚度较小。或者，在第一栅介质层将相邻第一沟道部的间隙填充满的情况下，第一栅极无法填充至相邻第一沟道部之间，从而使得第一栅极和第二栅极在相应间隙处的填充厚度并不相同，进而利于使得第一环栅晶体管和第二环栅晶体管具有的阈值电压的绝对值不同。
[0008]另外，在相邻两列第二沟道部的间距不同于相邻两列第一沟道部的间距的情况
下，第二沟道区中至少一列第二沟道部的宽度不同于第一沟道区中至少一列第一沟道部的宽度，利于使得第一沟道区的宽度与第二沟道区的宽度大致相同，使得用于制造第一沟道区的第一鳍状结构和用于制造第二沟道区的第二鳍状结构的宽度大致相同，利于降低通过自对准双重成像等技术在同一半导体基底上形成第一鳍状结构和第二鳍状结构的难度。同时，由上述内容可知，本专利技术提供的半导体器件在制造过程中，无须采用操作过程较为繁琐的多次“淀积
‑
刻蚀
‑
淀积”的方式形成第一栅堆叠结构和第二栅堆叠结构，也无须采用工艺复杂程度高的偶极子阈值调控技术在相应界面处形成偶极子对，仅通过相应第一沟道部和相应第二沟道部的宽度差、以及相邻两个第一沟道部的间隔与相邻两个第二沟道部的间隔的差值，就可以使得第一环栅晶体管和第二环栅晶体管具有的阈值电压的绝对值不同，从而可以降低半导体器件的制造难度，提高半导体器件的良率。
[0009]本专利技术提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
[0010]提供一半导体基底。沿平行于半导体基底表面的方向，半导体基底包括第一区域和第二区域。
[0011]在第一区域上形成第一环栅晶体管，并在第二区域上形成第二环栅晶体管。沿平行于第一环栅晶体管包括的第一栅堆叠结构的宽度方向，第一环栅晶体管包括的第一沟道区具有至少两列间隔设置的第一沟道部。沿平行于第二环栅晶体管包括的第二栅堆叠结构的宽度方向，第二环栅晶体管包括的第二沟道区具有至少两列间隔设置的第二沟道部。相邻两列第二沟道部的间距不同于相邻两列第一沟道部的间距。第二沟道区中至少一列第二沟道部的宽度不同于第一沟道区中至少一列第一沟道部的宽度。
[0012]与现有技术相比，本专利技术提供的半导体器件的制造方法具有的有益效果，可以参考前文所述的半导体器件的有益效果，此处不再赘述。
附图说明
[0013]此处所说明的附图用来提供对本专利技术的进一步理解，构成本专利技术的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：
[0014]图1中的(1)和(2)部分为本专利技术实施例中在半导体基底上形成交替层叠的牺牲材料层和沟道材料层后的两种结构示意图；
[0015]图2为本专利技术实施例中在半导体基底上形成交替层叠的牺牲材料层和沟道材料层后的一种结构纵向断面示意图；
[0016]图3为本专利技术实施例中在第一区域和第二区域上形成宽度不同的沟槽后的结构纵向断面示意图；
[0017]图4为本专利技术实施例中形成覆盖在半导体基底和沟槽的隔离材料后的结构纵向断面示意图；
[0018]图5为本专利技术实施例中在第一区域和第二区域上形成宽度不同的隔离层后的结构纵向断面示意图；
[0019]图6为本专利技术实施例中对交替层叠的牺牲材料层和沟道材料层、以及半导体基底进行第二图案化处理后的一种结构纵向断面示意图；
[0020]图7为本专利技术实施例中对交替层叠的牺牲材料层和沟道材料层、以及半导体基底进行第二图案化处理后的另一种结构纵向断面示意图；
[0021]图8为本专利技术实施例中形成浅槽隔离结构后的结构示意图；
[0022]图9为本专利技术实施例中形成浅槽隔离结构后的结构纵向断面示意图；
[0023]图10为本专利技术实施例中形成牺牲栅后的结构示意图；
[0024]图11为本专利技术实施例中形成栅极侧墙后的结构示意图；
[0025]图12为本专利技术实施例中去除第一鳍状结构、第二鳍状结构和第三鳍状结构位于源形成区和漏形成区内的部分后的结构示意图；
[0026]图13为本专利技术实施例中形成第一内侧墙和第二内侧墙后的第一种结构示意图；
[0027]图14为本专利技术实施例中形成第一内侧墙和第二内侧墙后的第二种结构示意图；
[0028]图15为本专利技术实施例中形成第一内侧墙和第二内侧墙后的第三种结构示意图；
[0029]图16为本专利技术实施例中形成第一源区、第一漏区、第二源区、第二漏区、第三源区和第三漏区后的结构示意图；
[0030]图17为本专利技术实施例中形成介电层后的结构纵向断面示意图；
[0031]图18为本专利技术实施本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：半导体基底；沿平行于半导体基底表面的方向，所述半导体基底包括第一区域和第二区域；第一环栅晶体管，形成在所述第一区域上；沿平行于所述第一环栅晶体管包括的第一栅堆叠结构的宽度方向，所述第一环栅晶体管包括的第一沟道区具有至少两列间隔设置的第一沟道部；第二环栅晶体管，形成在所述第二区域上；沿平行于所述第二环栅晶体管包括的第二栅堆叠结构的宽度方向，所述第二环栅晶体管包括的第二沟道区具有至少两列间隔设置的第二沟道部；相邻两列所述第二沟道部的间距不同于相邻两列所述第一沟道部的间距；所述第二沟道区中至少一列所述第二沟道部的宽度不同于所述第一沟道区中至少一列第一沟道部的宽度。2.根据权利要求1所述的半导体器件，其特征在于，所述第一沟道区的宽度等于所有所述第一沟道部的总宽度与相邻两个所述第一沟道部的间隔的总宽度之和；所述第二沟道区的宽度等于所有所述第二沟道部的总宽度与相邻两个所述第二沟道部的间隔的总宽度之和；所述第一沟道区的宽度与所述第二沟道区的宽度相同。3.根据权利要求1所述的半导体器件，其特征在于，所述第一沟道区包括的每列第一沟道部的宽度相同；和/或，所述第二沟道区包括的每列第二沟道部的宽度相同。4.根据权利要求1所述的半导体器件，其特征在于，所述第一环栅晶体管包括一个第一源区和一个第一漏区；所述第一沟道区位于所述第一源区和所述第一漏区之间、且每列所述第一沟道部均分别与所述第一源区和所述第一漏区接触；所述第二环栅晶体管包括一个第二源区和一个第二漏区；所述第二沟道区位于所述第二源区和所述第二漏区之间、且每列所述第二沟道部均分别与所述第二源区和所述第二漏区接触。5.根据权利要求4所述的半导体器件，其特征在于，所述第一环栅晶体管还包括第一内侧墙，所述第一内侧墙形成在所述第一栅堆叠结构和所述第一源区之间、以及所述第一栅堆叠结构和所述第一漏区之间；所述第二环栅晶体管还包括第二内侧墙，所述第二内侧墙形成在所述第二栅堆叠和所述第二源区之间、以及所述第二栅堆叠结构和所述第二漏区之间。6.根据权利要求5所述的半导体器件，其特征在于，所述第一栅堆叠结构和所述第一源区之间、以及所述第一栅堆叠结构和所述第一漏区之间具有第一中间区域；所述第一内侧墙填充满所述第一中间区域；和/或，所述第二栅堆叠结构和所述第二源区之间、以及所述第二栅堆叠结构和所述第二漏区之间具有第二中间区域；所述第二内侧墙填充满所述第二中间区域。7.根据权利要求1所述的半导体器件，其特征在于，沿平行于所述半导体基底的厚度方向，每列所述第一沟道部包括至少两层间隔设置的第一纳米线或片；和/或，沿平行于所述半导体基底的厚度方向，每列所述第二沟道部包括至少两层间隔设置的第二纳米线或片。
8.根据权利要求1所述的半导体器件，其特征在于，所述第一环栅晶体管和所述第二环栅晶体管的导电类型不同。9.根据权利要求1～8任一项所述的半导体器件，其特征在于，所述半导体基底还包括第三区域；所述半导体器件还包括形成在所述第三区域上的第三环栅晶体管，所述第三环栅晶体管包括的第三沟道区具有一列第三沟道部。10.一种半导体器件的制造方法，其特征在于，包括：提供一半导体基底；沿平行于半导体基底表面的方向，所述半导体基底包括第一区域和第二区域；在所述第一区域上形成第一环栅晶体管，并在所述第二区域上形成第二环栅晶体管；沿平行于所述第一环栅晶体管包括的第一栅堆叠结构的宽度方向，所述第一环栅晶体管包括的第一沟道区具有至少两列间隔设置的第一沟道部；沿平行于所述第二环栅晶体管包括的第二栅堆叠结构的宽度方向，所述第二环栅晶体管包括的第二沟道区具有至少两列间隔设置的第二沟道部；相邻两列所述第二沟道部的间距不同于相邻两列所述第一沟道部的间距；所述第二沟道区中至少一列所述第二沟道部的宽度不同于所述第一沟道区中至少一列第一沟道部的宽度。11.根据权利要求10所述的半导体器件的制造方法，其特征在于，所述在所述第一区域上形成第一环栅晶体管，并在所述第二区域上形成第二环栅晶体管，包括：在所述第一区域上形成第一鳍状结构，并在所述第二区域上形成与所述第一鳍状结构宽度相同的第二鳍状结构；所述第一鳍状结构和所述第二鳍状结构均包括沿所述半导体基底的厚度方向交替层叠的牺牲层和沟道层、以及贯穿所述交替层叠的牺牲层和沟道层的隔离层；所述交替层叠的牺牲层和沟道层中位于最底层的膜层为所述牺牲层；所述第一鳍状结构包括的隔离层和所述第二鳍状结构包括的隔离层的宽度不同；基于所述第一鳍状结构形成所述第一环栅晶体管，...

【专利技术属性】
技术研发人员：李永亮，贾晓峰，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：