半导体器件及制造半导体器件的方法技术

一种半导体器件，包括：下部结构；所述下部结构上的第一层间电介质(ILD)；第一图案区，在所述第一ILD内在第一方向上延伸，所述第一图案区在与所述第一方向垂直的第二方向上彼此分隔开，所述第一图案区中的每个第一图案区包括至少一个第一图案，并且所述至少一个第一图案在所述第一方向上的两端是凹陷的；以及第二图案区，在所述第一ILD内在所述第一方向上延伸，所述第二图案区在所述第二方向上彼此分隔开并且在所述第二方向上与所述第一图案区交替，所述第二图案区中的每个第二图案区包括至少一个第二图案。少一个第二图案。少一个第二图案。

【技术实现步骤摘要】
半导体器件及制造半导体器件的方法
[0001]相关申请的交叉引用
[0002]本申请要求于2021年6月30日在韩国知识产权局提交的韩国专利申请No.10
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2021
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0085585的优先权，其公开内容通过引用整体并入本文。


[0003]本申请涉及半导体器件及制造半导体器件的方法。

技术介绍

[0004]根据半导体器件的高性能、高速和/或多功能性的趋势，为了提高半导体器件的集成程度，对半导体器件内部的元件(例如，晶体管)和互连部的小型化的要求增加。然而，由于精细的互连部之间的各种情况(例如，间距的改变)，实现精细的互连部降低了工艺裕度，并且由于互连部密度的增大而降低了性能。

技术实现思路

[0005]根据实施例的一个方面，一种半导体器件，包括：下部结构；所述下部结构上的第一层间电介质(ILD)(或第一层间绝缘层)；以及多个第一图案区和多个第二图案区，在所述第一ILD内在第一方向上彼此分隔开并且在与所述第一方向垂直的第二方向上交替地设置、并且分别包括至少一个第一图案和至少一个第二图案，其中，所述至少一个第一图案在所述第一方向上的两端是凹陷的。
[0006]根据实施例的另一个方面，一种半导体器件，包括：下部结构；第一图案，在所述下部结构上在第一方向上延伸，所述第一图案的两端是凹陷的；以及第二图案，在所述下部结构上平行于所述第一图案延伸、在与所述第一方向垂直的第二方向上靠近所述第一图案，所述第二图案的两端是凸出的，其中，所述第二图案的面对所述第一图案的一个侧表面具有在所述第二方向上与所述第一图案重叠的第一部分、以及与所述第一图案不重叠的第二部分，并且所述第一部分和所述第二部分基本上彼此共面。
[0007]根据实施例的又一个方面，一种半导体器件，包括：成对的电力互连部，在所述第一方向上延伸并且在与所述第一方向垂直的第二方向上彼此分隔开；多个第一图案区和多个第二图案区，在所述成对的电力互连部之间在所述第一方向上延伸、在所述第二方向上交替地布置、以及分别包括通过阻挡间隙在所述第一方向分开的多个第一图案和多个第二图案；以及多个间隔物区，被布置在所述成对的电力互连部以及所述多个第一图案区与所述多个第二图案区之间，其中，所述成对的电力互连部之间的区域中的所述多个第一图案的图案密度低于所述多个第二图案的图案密度。
[0008]根据实施例的又一个方面，一种制造半导体器件的方法，包括：在下部结构上顺序地形成介电层、第一硬掩膜和第一图案化层；图案化所述第一图案化层，以形成在第一方向上连续地延伸的非心轴区和由所述非心轴区限定的心轴图案；在所述非心轴区和所述心轴图案上形成初步间隔物层；在所述初步间隔物层上形成将所述非心轴区划分成多个第一图
案线的图案阻挡层；蚀刻由所述图案阻挡层暴露的所述初步间隔物层，以形成沿所述心轴图案(mandrel pattern)的侧壁延伸的间隔物层；顺序地形成覆盖所述心轴图案、所述间隔物层和所述图案阻挡层的第二硬掩膜和所述第二硬掩膜上的第二图案化层；图案化所述第二图案化层，以形成在竖直方向上与所述心轴图案重叠并且与所述心轴图案平行地延伸的心轴蚀刻区、以及将所述心轴蚀刻区划分成多个第二图案线的心轴切割图案；使用经图案化的第二图案化层蚀刻所述第二硬掩膜和所述心轴图案；去除第二图案化层和第二硬掩膜层，以及使用所述间隔物层、所述图案阻挡层和经蚀刻的心轴图案图案化所述第一硬掩膜；使用经图案化的第一硬掩膜在所述介电层上形成与所述多个第一图案线相对应的多个第一沟槽和与所述多个第二图案线相对应的多个第二沟槽；以及在所述多个第一沟槽和所述多个第二沟槽内部电镀金属材料，以形成多个第一图案和多个第二图案。
附图说明
[0009]通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得清楚，在附图中：
[0010]图1是根据实施例的半导体器件的透视图；
[0011]图2A至图2C分别是沿图1的线I1
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I1
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、I2
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I2
’
和I3
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I3
’
的截面图，并且图2D是适用于示例实施例的栅极结构的截面图；
[0012]图3是根据实施例的半导体器件的平面图；
[0013]图4A至图4C分别是图3的区域A1、A2和A3的部分放大的图，并且图4D是沿图3的线II
‑
II
’
的截面图；
[0014]图5是根据实施例的半导体器件的平面图；
[0015]图6是根据实施例的半导体器件的平面图；
[0016]图7是根据实施例的半导体器件的平面图；
[0017]图8A和图8B分别是根据实施例的半导体器件的透视图和平面图；
[0018]图9A至图9I是根据实施例的制造半导体器件的工艺中的阶段的透视图；以及
[0019]图10A至图10C是制造图7的半导体器件的工艺中的阶段的透视图。
具体实施方式
[0020]图1是示出根据实施例的半导体器件100A的透视图。
[0021]参考图1，根据实施例的半导体器件100A可以包括下部结构LS、下部结构LS上的第一层间电介质(ILD)110(即第一层间绝缘层)、以及第一ILD 110内部的至少一个第一图案111和至少一个第二图案112。在实施例中，影响工艺裕度的变量(例如，精细图案的间距的变化)在半导体器件的形成精细图案的光刻和蚀刻工艺期间被最小化，由此提供具有更高的工艺裕度和产量的半导体器件100A。
[0022]根据实施例，半导体器件100A可以包括精细图案，具有不同形状的图案在该精细图案中交替地布置。例如，根据实施例的半导体器件100A可以包括：在第一方向(X轴方向)上延伸并且在第二方向(Y轴方向)上交替地布置的第一图案111和第二图案112。在这种情况下，第一图案111和第二图案112在第一方向(X轴方向)上的端部的形状可以彼此不同。例如，第一图案111和第二图案112中的一个(例如，第一图案111)可以使两端凹陷。这样的结
构特性可以由根据实施例的形成精细图案法方法实现，将参考图9A至图9I在下文详细对其进行描述。
[0023]下部结构LS可以是具有以下半导体元件的半导体衬底：例如平面金属氧化物半导体场效应晶体管(MOSFET)、有源区具有鳍结构的FinFET、包括多个竖直堆叠的沟道的多桥沟道FET(MBCFET
TM
)、全环绕栅极晶体管或竖直FET(VFET)。将参考图2A至图2C在下文详细描述下部结构LS与第一图案111和第二图案112之间的连接关系。
[0024]第一ILD 110可以设置在下部结构LS上，并且可以包括例如氧化硅、氮化硅或低k绝缘材料。可以形成第一ILD 110，以覆盖第一图案111和第二图案112的侧表面和下表面。第一ILD 110使第一图案111和第二图案112与下部结构LS绝缘，并且第一图案111和第二图案1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：下部结构；所述下部结构上的第一层间电介质；第一图案区，在所述第一层间电介质内在第一方向上延伸，所述第一图案区在与所述第一方向垂直的第二方向上彼此分隔开，所述第一图案区中的每个第一图案区包括至少一个第一图案，并且所述至少一个第一图案在所述第一方向上的两端是凹陷的；以及第二图案区，在所述第一层间电介质内在所述第一方向上延伸，所述第二图案区在所述第二方向上彼此分隔开并且在所述第二方向上与所述第一图案区交替，所述第二图案区中的每个第二图案区包括至少一个第二图案。2.根据权利要求1所述的半导体器件，其中，所述至少一个第二图案在所述第一方向上的两端是凸出的。3.根据权利要求1所述的半导体器件，其中，所述第一图案区中的至少一些第一图案区包括在所述第一方向上彼此重叠的第一图案，所述第一图案通过第一间隔彼此分开，所述第一间隔包括被所述第一层间电介质填充的第一阻挡间隙，所述第二图案区中的至少一些第二图案区包括在所述第一方向上彼此重叠的第二图案，所述第二图案通过第二间隔彼此分开，所述第二间隔包括被所述第一层间电介质填充的第二阻挡间隙，并且所述第一间隔与所述第二间隔基本上彼此相等。4.根据权利要求3所述的半导体器件，还包括：阻挡区，位于所述第一图案中的至少一个第一图案在所述第一方向上的端部，所述阻挡区被所述第一层间电介质填充并且具有大于所述第一间隔的长度的长度。5.根据权利要求1所述的半导体器件，其中，所述第二图案区中的至少一些第二图案区包括在所述第一方向上彼此重叠的第二图案，所述第二图案通过被所述第一层间电介质填充的第二阻挡间隙彼此分开，并且所述第二图案在所述第二方向上具有基本上相同的线宽。6.根据权利要求1所述的半导体器件，其中，所述第一图案区中的所述至少一个第一图案的图案密度比所述第二图案区中的所述至少一个第二图案的图案密度低。7.根据权利要求1所述的半导体器件，其中，所述第二图案区中的至少一些第二图案区包括在所述第一方向上彼此重叠的第二图案，所述第二图案通过被所述第一层间电介质填充的第二阻挡间隙彼此分开，并且所述第二图案中的至少一些第二图案是与所述下部结构电绝缘的虚设图案。8.根据权利要求1所述的半导体器件，还包括：成对的电力互连部，在所述第一层间电介质内在所述第一方向上延伸，所述成对的电力互连部在所述第二方向上彼此分隔开，并且所述第一图案区和所述第二图案区被布置在所述成对的电力互连部之间。9.根据权利要求1所述的半导体器件，其中，所述下部结构包括：半导体衬底；有源区，在所述半导体衬底上在所述第一方向上延伸；栅极结构，与所述有源区交叉并且在所述第二方向上延伸；以及
源极/漏极区，在所述有源区上靠近所述栅极结构的相对侧布置。10.根据权利要求9所述的半导体...

【专利技术属性】
技术研发人员：崔宰铭，李敬雨，金娜延，林圣勋，郑圣烨，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：