实现时序逻辑用户定义原语的方法、设备及存储介质技术

本公开提供一种实现时序逻辑用户定义原语的方法、设备及存储介质。该方法包括：接收所述用户定义原语的描述，所述描述至少包括第一输入、第二输入以及与所述第一输入和所述第二输入关联的输出；根据所述描述生成与所述第一和第二输入分别对应的第一和第二真值表，其中，所述第一真值表包括所述第一、第二输入和所述输出在上一时刻的第一、第二在先输入值和在先输出值，以及所述第一输入在当前时刻的第一当前输入值；确定所述第一真值表中与所述第一、第二在先输入值、所述在先输出值和所述第一当前输入值对应的第一元素值；以及基于所述第一元素值，在所述第一真值表中确定所述用户定义原语的所述输出在当前时刻的当前输出值。定义原语的所述输出在当前时刻的当前输出值。定义原语的所述输出在当前时刻的当前输出值。

【技术实现步骤摘要】
实现时序逻辑用户定义原语的方法、设备及存储介质


[0001]本公开涉及计算机软件领域，尤其涉及一种实现时序逻辑用户定义原语的方法、设备及存储介质。

技术介绍

[0002]Verilog语言中内置了多种基础电路元件，例如，AND、OR、XOR等。但是在实际使用时，用户有时候需要构建特定功能的模块，这些模块如果仅用内置的这些基础元件去描述可能会很复杂。所以，Verilog还为用户提供了自己编写原语的能力，这种原语就是用户定义原语(User
‑
Defined Primitive，简称UDP)。
[0003]UDP包括组合逻辑UDP和时序逻辑UDP。其中，时序逻辑UDP的当前输出值不但取决于当前输入值，还取决于当前的内部状态(即，上一个输出值)。
[0004]UDP的实现通常是通过查找真值表的方式来获取输出。以边沿触发的时序逻辑UDP为例，其输入的可能状态包括9种(00,01,0x,10,11,1x,x0,x1,xx，即，从0到0，从0到1，从0到x等)。此时，对于一个输入为N的边沿触发的时序逻辑UDP，它的真值表中元素的数量是9
N
*3，其中，3表示上一个输出值可能有三种状态(0,1,x)。传统的时序逻辑UDP的真值表方案会造成存储空间的巨大开销。

技术实现思路

[0005]有鉴于此，本公开提出了一种实现时序逻辑用户定义原语的方法、设备及存储介质。
[0006]本公开第一方面，提供了一种实现时序逻辑用户定义原语的方法，包括：接收所述用户定义原语的描述，所述描述至少包括第一输入、第二输入以及与所述第一输入和所述第二输入关联的输出；根据所述用户定义原语的所述描述生成与所述第一输入和所述第二输入分别对应的第一真值表和第二真值表，其中，所述第一真值表包括所述第一输入、所述第二输入和所述输出在上一时刻的第一在先输入值、第二在先输入值和在先输出值，以及所述第一输入在当前时刻的第一当前输入值；确定所述第一真值表中与所述第一在先输入值、所述第二在先输入值、所述在先输出值和所述第一当前输入值对应的第一元素值；以及基于所述第一元素值，在所述第一真值表中确定所述用户定义原语的所述输出在当前时刻的当前输出值。
[0007]本公开第二方面，提供了一种实现时序逻辑用户定义原语的电子设备，包括：存储器，用于存储一组指令；以及至少一个处理器，配置为执行该组指令以使得所述电子设备执行如第一方面所述的方法。
[0008]本公开第三方面，提供了一种非暂态计算机可读存储介质，所述非暂态计算机可读存储介质存储电子设备的一组指令，该组指令用于使所述电子设备执行如第一方面所述的方法。
[0009]本公开提供的一种实现时序逻辑用户定义原语的方法、设备及存储介质，通过对
UDP的每一个输入分别生成对应的真值表，有效减少了真值表中元素的数量，进而降低了真值表对存储空间的占用。在仿真运行过程中，仿真工具可以更快地读取存储的真值表，提高UDP的实现效率。
附图说明
[0010]为了更清楚地说明本公开或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0011]图1A示出了根据本公开实施例的示例性电子设备的结构示意图。
[0012]图1B示出了根据本公开实施例的示例性仿真工具的示意图。
[0013]图2A示出了根据本公开实施例的示例性时序逻辑用户定义原语的描述的示意图。
[0014]图2B示出了根据本公开实施例的示例性传统真值表的示意图。
[0015]图2C示出了根据本公开实施例的与第一输入对应的示例性第一真值表的示意图。
[0016]图3示出了根据本公开实施例的示例性实现时序逻辑用户定义原语的方法的流程图。
具体实施方式
[0017]为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
[0018]需要说明的是，除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
[0019]如上所述，传统的时序逻辑用户定义原语(UDP)的真值表中元素的数量达到9
N
*3，元素数量越多，真值表占据的存储空间也就越大。因此，传统的时序逻辑UDP的真值表方案会造成存储空间的巨大开销。
[0020]有鉴于上述问题，本公开提供一种实现时序逻辑用户定义原语的方法、设备及存储介质，通过对每一个输入分别生成对应的真值表，有效减少了真值表中元素的数量，进而降低了真值表对存储空间的占用。
[0021]图1A示出了根据本公开实施例的示例性电子设备100的结构示意图。
[0022]电子设备100例如可以是主机计算机。电子设备100可以包括：处理器102、存储器104、网络接口106、外围接口108和总线110。其中处理器102、存储器104、网络接口106和外围接口108可以通过总线110实现彼此之间在电子设备100内部的通信连接。
[0023]处理器102可以是中央处理器(Central Processing Unit，CPU)、图像处理器、神经网络处理器、微控制器、可编程逻辑器件、数字信号处理器、应用专用集成电路(Application Specific Integrated Circuit，ASIC)、或一个或多个集成电路。处理器102
可以用于进行与本公开描述的技术相关的功能。在一些实施例中，处理器102还可以包括集成为单一逻辑组件的多个处理器。如图1A所示，处理器102可以包括多个处理器102a、102b和102c。
[0024]存储器104可以配置为存储数据(例如，指令集、计算机代码、中间数据、真值表等)。例如，如图1A所示，存储的数据可以包括程序指令(例如，用于实现本公开的技术的程序指令)以及真值表。处理器102也可以访问存储的程序指令和真值表，并且执行程序指令以生成或读取真值表。存储器104可以包括非暂态计算机可读存储介质，例如易失性存储装置或非易失性存储装置。在一些实施例中，存储器104可以包括随机访问存储器(RAM)、只读存储器(ROM)、光盘、磁盘、硬盘、固态硬盘(SSD)、闪存、存储棒等。
[0025]网络接口106可以配置为使电子设备100能够经由网络与一个或多个其他外部装置进行通信。该网络可以是能够传输和/或接收数据的任何有线或无线本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种实现时序逻辑用户定义原语(User
‑
Defined Primitive,UDP)的方法，包括：接收所述用户定义原语的描述，所述描述至少包括第一输入、第二输入以及与所述第一输入和所述第二输入关联的输出；根据所述用户定义原语的所述描述生成与所述第一输入和所述第二输入分别对应的第一真值表和第二真值表，其中，所述第一真值表包括所述第一输入、所述第二输入和所述输出在上一时刻的第一在先输入值、第二在先输入值和在先输出值，以及所述第一输入在当前时刻的第一当前输入值；确定所述第一真值表中与所述第一在先输入值、所述第二在先输入值、所述在先输出值和所述第一当前输入值对应的第一元素值；以及基于所述第一元素值，在所述第一真值表中确定所述用户定义原语的所述输出在当前时刻的当前输出值。2.根据权利要求1所述的方法，其中，所述第一真值表还包括元素位置，确定所述第一真值表中与所述第一在先输入值、所述第二在先输入值、所述在先输出值和所述第一当前输入值对应的第一元素值进一步包括：根据所述第一在先输入值、所述第一当前输入值、所述第二在先输入值和所述在先输出值从所述用户定义原语的所述描述中确定所述当前输出值；基于所述第一当前输入值、所述第二在先输入值和所述当前输出值在所述第一真值表中确定所述元素位置；以及根据所述元素位置和所述当前输出值计算所述第一元素值。3.根据权利要求2所述的方法，其中，所述元素位置配置为所述第一真值表的位置索引，并且所述元素位置的值由所述第一当前输入值的状态数确定。4.根据权利要求3所述的方法，其中，根据所述元素位置和所述当前输出值计算所述第一元素值进一步包括：使用所述元素位置的值与所述当前输出值的和作为所述第一元素值。5.根据权利要求4所述的方法，其中，基于所述第一元素值，在所述第一真值表中确定所...

【专利技术属性】
技术研发人员：张玉晨，闫亚飞，
申请(专利权)人：芯华章科技股份有限公司，
类型：发明
国别省市：