验证系统及在验证系统的多个FPGA之间同步时钟的方法技术方案

本公开提供一种验证系统及在验证系统的多个FPGA之间同步时钟的方法，其中所述系统用于对芯片设计进行仿真和验证。该系统包括一个验证板，所述验证板包括：接口，用于接收第一用户指令和第二用户指令；多个FPGA；时钟源，用于产生根时钟信号和同步信号；资源配置单元，用于根据所述第一和第二用户指令分别将所述多个FPGA中的第一部分配置为第一组FPGA、第二部分配置为第二组FPGA；多个时钟同步单元，连接到所述时钟源和所述资源配置单元，并且包括连接到所述第一组和第二组FPGA的第一和第二时钟同步单元，所述第一和第二时钟同步单元用于分别根据所述第一和第二用户指令生成施加到所述第一组和第二组FPGA的第一和第二时钟信号。号。号。

【技术实现步骤摘要】
验证系统及在验证系统的多个FPGA之间同步时钟的方法


[0001]本公开涉及芯片验证领域，尤其涉及一种验证系统及在验证系统的多个FPGA之间同步时钟的方法，其中，该验证系统用于对芯片设计进行仿真和验证。

技术介绍

[0002]数字电路里的运行是由时钟驱动，并且在由时钟频率确定的周期内完成运行任务。
[0003]硬件仿真器利用FPGA来模拟一个逻辑系统设计(例如，一个芯片设计)，并且可以根据用户给出的时钟频率来运行。通常，一个硬件仿真器(emulator)仅提供给单个用户(例如，一个验证工程师或者同一个验证团队)进行使用。在这种情况下，在执行验证仿真操作时，硬件仿真器中的所有FPGA都运行在相同的时钟频率下。
[0004]而当硬件仿真器作为一种云计算资源去提供时，在单个用户执行验证仿真操作时，往往只需要占用全部硬件仿真器中的部分FPGA。但是，如上所述，由于硬件仿真器中的所有FPGA均被施加了相同频率的时钟，所以未被占用的FPGA也无法被其他用户使用。也就是说，一个硬件仿真器不支持多个用户使用。
[0005]如何让一个硬件仿真器支持多用户使用，从而降低成本，为硬件仿真器上云提供便利是业界十分关注的问题。

技术实现思路

[0006]有鉴于此，本公开提出了一种验证系统及在验证系统的多个FPGA之间同步时钟的方法，其中，所述验证系统用于对芯片设计进行仿真和验证。
[0007]本公开第一方面，提供了一种用于对芯片设计进行仿真和验证的验证系统，包括一个验证板，所述验证板包括：接口，用于接收多个用户指令，所述多个用户指令包括第一用户指令和第二用户指令；多个FPGA；时钟源，用于产生根时钟信号和同步信号；资源配置单元，用于根据所述第一用户指令将所述多个FPGA中的第一部分配置为第一组FPGA，以及根据所述第二用户指令将所述多个FPGA中的第二部分配置为第二组FPGA；多个时钟同步单元，连接到所述时钟源和所述资源配置单元，并且所述多个时钟同步单元包括连接到所述第一组FPGA的第一时钟同步单元和连接到所述第二组FPGA的第二时钟同步单元，所述第一时钟同步单元用于根据所述第一用户指令基于所述根时钟信号和所述同步信号生成施加到所述第一组FPGA的第一时钟信号，所述第二时钟同步单元用于根据所述第二用户指令基于所述根时钟信号和所述同步信号生成施加到所述第二组FPGA的第二时钟信号，其中，所述第一时钟同步单元和所述第二时钟同步单元还用于将所述同步信号分别施加到所述第一组FPGA和所述第二组FPGA。
[0008]本公开第二方面，提供了一种在验证系统的多个FPGA之间同步时钟的方法，包括：接收第一用户指令和第二用户指令；根据所述第一用户指令将所述多个FPGA中的第一部分配置为第一组FPGA，以及根据所述第二用户指令将所述多个FPGA中的第二部分配置为第二
组FPGA；获取根时钟信号和同步信号；根据所述第一用户指令基于所述根时钟信号和所述同步信号生成施加到所述第一组FPGA的第一时钟信号，以及根据所述第二用户指令基于所述根时钟信号和所述同步信号生成施加到所述第二组FPGA的第二时钟信号；以及将所述同步信号分别施加到所述第一组FPGA和所述第二组FPGA。
[0009]本公开第三方面，提供了一种非暂态计算机可读存储介质，所述非暂态计算机可读存储介质存储验证系统的一组指令，该组指令用于使所述验证系统执行如第二方面所述的方法。
[0010]本公开提供的一种用于对芯片设计进行仿真和验证的验证系统及在验证系统的多个FPGA之间同步时钟的方法，通过资源配置单元对验证系统中的FPGA根据用户指令进行分组，时钟同步单元向不同组的FPGA同步不同频率的时钟信号，以使得不同的用户可以对同一个验证系统中的FPGA施加不同频率的时钟信号，从而满足多个用户使用的需求。FPGA的分组情况也可以根据用户指令进行实时更新。本公开提供的方法实际上实现了验证系统的上云，提高了验证系统中FPGA资源的利用率，降低了用户使用硬件仿真器的成本。
附图说明
[0011]为了更清楚地说明本公开或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0012]图1示出了根据本公开实施例的示例性电子设备的结构示意图。
[0013]图2A示出了根据本公开实施例的示例性验证板的结构的示意图。
[0014]图2B示出了根据本公开实施例的示例性时钟同步单元的结构的示意图。
[0015]图2C示出了根据本公开实施例的又一示例性验证系统的结构的示意图。
[0016]图3示出了根据本公开实施例的示例性在多个FPGA之间同步时钟的方法的流程图。
具体实施方式
[0017]为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
[0018]需要说明的是，除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
[0019]图1示出了根据本公开实施例的示例性电子设备100的结构示意图。
[0020]电子设备100例如可以是主机计算机。电子设备100可以包括：处理器102、存储器104、网络接口106、外围接口108和总线110。其中处理器102、存储器104、网络接口106和外围接口108可以通过总线110实现彼此之间在电子设备100内部的通信连接。
[0021]处理器102可以是中央处理器(Central Processing Unit，CPU)、图像处理器、神经网络处理器、微控制器、可编程逻辑器件、数字信号处理器、应用专用集成电路(Application Specific Integrated Circuit，ASIC)、或一个或多个集成电路。处理器102可以用于进行与本公开描述的技术相关的功能。在一些实施例中，处理器102还可以包括集成为单一逻辑组件的多个处理器。如图1所示，处理器102可以包括多个处理器102a、102b和102c。
[0022]存储器104可以配置为存储数据(例如，指令集、计算机代码、中间数据等)。例如，如图1所示，存储的数据可以包括程序指令(例如，用于实现本公开的技术的程序指令)以及待处理的数据(例如，存储器104可以存储在编译过程产生的临时代码)。处理器102也可以访问存储的程序指令和数据，并且执行程序指令以对待处理的数据进行操本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于对芯片设计进行仿真和验证的验证系统，包括一个验证板，所述验证板包括：接口，用于接收多个用户指令，所述多个用户指令包括第一用户指令和第二用户指令；多个FPGA；时钟源，用于产生根时钟信号和同步信号；资源配置单元，用于根据所述第一用户指令将所述多个FPGA中的第一部分配置为第一组FPGA，以及根据所述第二用户指令将所述多个FPGA中的第二部分配置为第二组FPGA；多个时钟同步单元，连接到所述时钟源和所述资源配置单元，并且所述多个时钟同步单元包括连接到所述第一组FPGA的第一时钟同步单元和连接到所述第二组FPGA的第二时钟同步单元，所述第一时钟同步单元用于根据所述第一用户指令基于所述根时钟信号和所述同步信号生成施加到所述第一组FPGA的第一时钟信号，所述第二时钟同步单元用于根据所述第二用户指令基于所述根时钟信号和所述同步信号生成施加到所述第二组FPGA的第二时钟信号，其中，所述第一时钟同步单元和所述第二时钟同步单元还用于将所述同步信号分别施加到所述第一组FPGA和所述第二组FPGA。2.根据权利要求1所述的验证系统，进一步包括：时钟路由，连接在所述时钟源和所述多个时钟同步单元之间，所述时钟路由用于从所述时钟源接收所述根时钟信号和所述同步信号并分发到所述多个时钟同步单元。3.根据权利要求1或2所述的验证系统，其中，所述多个用户指令的每一个包括：所述根时钟信号的参数配置、所述同步信号的参数配置、所述多个FPGA的分组配置、或信号传输路径的参数配置中的至少一个。4.根据权利要求3所述的验证系统，其中，所述第一组FPGA包括至少一个FPGA，所述第...

【专利技术属性】
技术研发人员：于佳奇，赵烁，
申请(专利权)人：芯华章科技股份有限公司，
类型：发明
国别省市：