半导体装置及包括其的数据存储系统制造方法及图纸

提供了半导体装置和数据存储系统。半导体装置包括：衬底；第一堆叠结构，所述第一堆叠结构包括位于所述衬底上的第一栅电极；以及第二堆叠结构，所述第二堆叠结构位于所述第一堆叠结构上；其中，所述第一堆叠结构包括第一下阶梯区域、第二下阶梯区域和第三下阶梯区域，所述第二堆叠结构包括第一上阶梯区域、第二上阶梯区域、第三上阶梯区域以及穿透所述第二堆叠结构并且位于所述第一下阶梯区域至所述第三下阶梯区域上的至少一个穿通部分，所述第一下阶梯区域具有与所述第一上阶梯区域的形状相同的形状，所述第二下阶梯区域具有与所述第二上阶梯区域的形状相同的形状，并且所述第三下阶梯区域具有与所述第三上阶梯区域的形状相同的形状。同的形状。同的形状。

【技术实现步骤摘要】
半导体装置及包括其的数据存储系统
[0001]相关申请的交叉引用
[0002]本申请要求于2021年6月18日在韩国知识产权局提交的韩国专利申请No.10
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2021
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0079360的优先权，该韩国专利申请的公开内容通过引用全部合并于此。


[0003]本公开的示例实施例涉及半导体装置及包括其的数据存储系统。

技术介绍

[0004]在需要数据存储的数据存储系统中，需要能够存储高容量数据的半导体装置。相应地，增大半导体装置的数据存储容量的方法正被研究。例如，作为增大半导体装置的数据存储容量的一个方法，已经提出了包括三维布置的存储单元而不是二维布置的存储单元的半导体装置。

技术实现思路

[0005]本专利技术构思的一些示例实施例提供具有改进的集成密度的半导体装置。
[0006]本专利技术构思的一些示例实施例提供包括具有改进的集成密度的半导体装置的数据存储系统。
[0007]本专利技术构思的一些示例实施例提供具有改进的生产率的制造半导体装置的方法。
[0008本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，包括：衬底，所述衬底具有第一区域和第二区域；第一堆叠结构，所述第一堆叠结构包括在所述衬底上彼此间隔开的第一栅电极以及与所述第一栅电极交替地堆叠的第一层间绝缘层；覆盖绝缘层，所述覆盖绝缘层位于所述第一堆叠结构上；第二堆叠结构，所述第二堆叠结构包括在所述覆盖绝缘层上彼此间隔开的第二栅电极以及与所述第二栅电极交替地堆叠的第二层间绝缘层；以及沟道结构，所述沟道结构位于所述第一区域中，穿透所述第一堆叠结构和所述第二堆叠结构并且包括沟道层，其中，所述第一堆叠结构包括位于所述第二区域中的第一下阶梯区域、比所述第一下阶梯区域更邻近所述衬底的第二下阶梯区域以及比所述第二下阶梯区域更邻近所述衬底的第三下阶梯区域，其中，所述第二堆叠结构包括位于所述第二区域中的第一上阶梯区域、比所述第一上阶梯区域更邻近所述衬底的第二上阶梯区域、比所述第二上阶梯区域更邻近所述衬底的第三上阶梯区域以及穿透所述第二堆叠结构并且位于所述第一下阶梯区域至所述第三下阶梯区域上的至少一个穿通部分，其中，所述穿通部分在下端具有第一宽度并且在上端具有大于所述第一宽度的第二宽度；并且其中，所述第一下阶梯区域具有与所述第一上阶梯区域的形状相同的形状，所述第二下阶梯区域具有与所述第二上阶梯区域的形状相同的形状，并且所述第三下阶梯区域具有与所述第三上阶梯区域的形状相同的形状。2.根据权利要求1所述的半导体装置，其中，所述穿通部分穿透所述覆盖绝缘层并且连接到所述第一下阶梯区域至所述第三下阶梯区域。3.根据权利要求1所述的半导体装置，其中，所述第一下阶梯区域、所述第二下阶梯区域和所述第三下阶梯区域在从所述第一区域朝向所述第二区域的第一方向上依次设置并且彼此间隔开，并且其中，所述第一上阶梯区域、所述第二上阶梯区域和所述第三上阶梯区域在所述第一方向上依次设置并且彼此间隔开。4.根据权利要求1所述的半导体装置，其中，所述至少一个穿通部分包括多个穿通部分，并且其中，所述多个穿通部分包括连接到所述第一下阶梯区域的第一穿通部分、在从所述第一区域朝向所述第二区域的第一方向上与所述第一穿通部分间隔开并且连接到所述第二下阶梯区域的第二穿通部分以及在所述第一方向上与所述第二穿通部分间隔开并且连接到所述第三下阶梯区域的第三穿通部分。5.根据权利要求1所述的半导体装置，其中，所述穿通部分在所述第一下阶梯区域至所述第三下阶梯区域上被连接成一体部分。6.根据权利要求1所述的半导体装置，其中，所述第一下阶梯区域至所述第三下阶梯区域和所述第一上阶梯区域至所述第三上阶梯区域中的每一者包括焊盘区域和虚设区域，所述焊盘区域具有在远离所述第一区域的方向上减小的高度，所述虚设区域与所述焊盘区域
相对并且具有在远离所述第一区域的方向上增大的高度。7.根据权利要求6所述的半导体装置，其中，所述焊盘区域具有第一斜率，并且所述虚设区域具有大于所述第一斜率的第二斜率。8.根据权利要求6所述的半导体装置，所述半导体装置还包括：多个接触插塞，所述多个接触插塞在所述第一下阶梯区域至所述第三下阶梯区域中的每一者的所述焊盘区域中连接到所述第一栅电极，并且在所述第一上阶梯区域至所述第三上阶梯区域中的每一者的所述焊盘区域中连接到所述第二栅电极。9.根据权利要求1所述的半导体装置，所述半导体装置还包括：第一突出部，所述第一突出部位于所述第一上阶梯区域和所述第二上阶梯区域之间以及所述第二上阶梯区域和所述第三上阶梯区域之间，其中，所述第一突出部的上表面位于与所述第一区域中的所述第二栅电极之中的最上第二栅电极的上表面的水平高度相同的水平高度上。10.根据权利要求9所述的半导体装置，所述半导体装置还包括：第二突出部，所述第二突出部位于所述第一下阶梯区域和所述第二下阶梯区域之间以及所述第二下阶梯区域和所述第三下阶梯区域之间，其中，所述第一突出部的上表面和所述第二突出部的上表面位于相同的水平高度上。11.根据权利要求9所述的半导体装置，所述半导体装置还包括：第二突出部，所述第二突出部位于所述第一下阶梯区域和所述第二下阶梯区域之间以及所述第二下阶梯区域和所述第三下阶梯区域之间，其中，所述第二突出部的上表面位于与所述第一栅电极之中的最上第一栅电极的上表面的水平高度相同的水平高度上。12.根据权利要求11所述的半导体装置，其中，所述穿通部分位于所述第一下阶梯区域、所述第二下阶梯区域、所述第三下阶...

【专利技术属性】
技术研发人员：金俊锡，权烔辉，金基雄，闵忠基，片荣范，黄昌善，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：