采样开关电路制造技术

一种采样开关电路，包括：输入节点，其被连接成接收输入电压信号；采样晶体管，其包括栅极端子、源极端子和漏极端子，源极端子连接至输入节点；保持

【技术实现步骤摘要】
采样开关电路


[0001]本专利技术涉及采样开关电路和可以被称为采样电路系统的电路系统。根据本专利技术的采样开关电路可以被称为采样保持电路或采样保持开关电路。

技术介绍

[0002]一般而言，已知电压模式采样和电流模式采样，并且采样保持电路可以被认为是电压模式采样电路的示例。现在将通过介绍的方式探索先前考虑的自举方法(bootstrapping method)。
[0003]在典型的电压模式采样器中，采样晶体管例如场效应晶体管(FET)充当简单的开关，该开关在采样(跟踪)阶段期间导通(ON)并且在保持阶段期间关断(OFF)。器件(采样晶体管)的导通电阻取决于输入电压(例如，在FET的情况下，为栅极
‑
源极电压)，这转而产生谐波失真，即与输入相关的失真。在电压模式采样器位于模数转换器(ADC)的前端的情况下，谐波失真可能限制ADC的动态范围。
[0004]自举电路最初是以无源电平偏移器的形式出现的，无源电平偏移器在连续模式下工作以提供与输入成比例的栅极电压。参见例如M.Kikushi和M.Takeda，“Distortionless FET switching circuit”US3942039。后来，为了降低持续功率耗散(随着所实现的开关的数量的增加)和电压余量(随着供电电压的降低)进行开发，从而产生了广泛使用的自举拓扑，例如，如在以下文献中探索的：M.Dessouky和A.Kaiser，“Very low
‑
voltage digital audio TR modulator with 88
‑
dB dynamic range using local switch bootstrapping”，IEEE J.Solid
‑
State Circuits，卷36，第349至第355页，2001年3月。
[0005]自举电路可以用于(在采样阶段或跟踪阶段期间)在开关的栅极
‑
源极上提供或施加恒定电压，该恒定电压至少在理论上与输入信号无关。这使采样开关的与输入相关的导通电阻变化最小化。
[0006]自举电路的作用是通过保持恒定的栅极
‑
源源电压Vgs来保持开关的连续导通电阻。现在将通过介绍的方式来探讨先前考虑的自举方法。
[0007]图1是采样开关电路1的示意图，用于全面理解自举概念。输入信号V
IN
被施加至采样开关M
S
的源极(源极端子)。电压源V0(例如，电池)则经由受时钟控制的开关连接在源极与栅极(栅极端子)之间，使得在跟踪阶段期间电压V0+V
IN
被施加至采样开关M
S
的栅极，其中，V0为恒定电压。栅极经由另一受时钟控制的开关单独连接至地(接地供电电压)。采样电容器C
S
连接至采样开关M
S
的漏极(漏极端子)，采样开关M
S
的漏极充当电路1的输出节点，在输出节点处产生输出信号V
OUT
。采样电容器C
S
连接在漏极与地之间。
[0008]通常，如所示出的，V0＝V
DD
，其中，V
DD
是供电电压，并且这使得能够在器件M
S
上获得最大可能的栅极
‑
源极电压，器件M
S
产生最小的导通电阻。在图1中，CLK是频率为f
s
的采样时钟(时钟信号)。
[0009]电路1的操作如下。当CLK为高(并且
‑
CLK为低)时，采样开关M
S
的栅极连接至地(接地供电电压)。术语“高”和“低”可以指诸如数字电压电平的电压电平，例如分别指V
DD
电压电
平和GND(0V)电压电平。因此，晶体管M
S
关断并且电路1处于采样电容器C
S
上的采样值(电压)被保持的保持阶段。当CLK为低(并且
‑
CLK为高)时，V
IN
+V
DD
被施加至开关的栅极。因此，晶体管M
S
导通并且电路1进入跟踪模式，并且采样电容器C
S
两端的电压跟踪输入信号V
IN
。因此，跟踪模式下的栅极
‑
源极电压为V
IN
+V
DD
–
V
IN
＝V
DD
，即与输入信号V
IN
无关。
[0010]图2示出了先前考虑的自举电路10，作为电路1的详细实现，在自举电路10中，电压源V0(换言之，图1中的电池)用相当大的电容器C
B
来实现。
[0011]电路10的操作如下。
[0012]当采样时钟为高(即，CLK＝高)时，晶体管M5和M
5t
导通，这使节点G上(即，采样开关M
S
的栅极处)的电压降低至地电压。这使采样开关M
S
关断并且使采样电容器C
S
上的采样值被保持的保持阶段启动。在该阶段(即，保持阶段)期间，晶体管M2和M7也关断。时钟信号
“‑
CLK”(其为时钟信号CLK的反相版本)为低(即，
‑
CLK＝低)。这使晶体管M6关断并且使晶体管M8导通。这将节点Z处的电压提高至供电电压，即V
DD
。由于节点Z现在连接至V
DD
，因此晶体管M4关断。同时，由于节点G处的电压处于地电压(即，具有接地供电电压)，因此晶体管M3导通。晶体管M1也导通(由于CLK＝高)。在这种情况下，电容器C
B
在其底板处连接至地(GND)并且在其顶板处连接至V
DD
。因此，这也被称为预充电阶段，因为当样本被保持在采样电容器C
S
上时，电容器C
B
被预充电以存储电压V
DD
。
[0013]当采样时钟为低(即，CLK＝低)时，晶体管M5和M
5t
被切换为关断并且因此使节点G与地电压断开连接。晶体管M8被快速关断，并且晶体管M6被快速导通(
‑
CLK＝高)并将节点X(其电压电平在该阶段开始时处于地电压)连接至节点Z，这转而使节点Z上的电压从V
DD
降低至地电压。这将使晶体管M4导通并将节点Y连接至节点G。在这种情况下，节点G上的电压开始升高(因为在预充电/保持阶段期间节点Y被充电至V
DD
)。在节点G上的电压升高的同时，晶体管M2和M7开始传导(换言之，它们转为导通)。这使节点Z和节点X处的电压朝向输入信号V
IN
的电压升高。此时，节点Y处的电压升高至V
DD
+V
IN
(因为V
DD
是电容器C<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种采样开关电路，包括：输入节点，其被连接成接收输入电压信号；采样晶体管，其包括栅极端子、源极端子和漏极端子，所述源极端子连接至所述输入节点；保持
‑
控制节点，其被连接成接收保持
‑
控制电压信号；输出节点，其连接至所述采样晶体管的漏极端子；缓冲电路，其具有连接至所述输入节点的缓冲输入以及连接至跟踪
‑
控制节点的缓冲输出，所述缓冲电路被配置成取决于所述输入电压信号在所述跟踪
‑
控制节点处提供跟踪
‑
控制电压信号；以及切换电路系统，其被配置成根据时钟信号将所述采样晶体管的栅极端子连接至所述跟踪
‑
控制节点或所述保持
‑
控制节点。2.根据权利要求1所述的采样开关电路，包括分压器电路，所述分压器电路被连接至所述输入节点和所述缓冲输入，以在所述缓冲输入处提供取决于所述输入电压信号的缓冲输入电压信号。3.根据权利要求2所述的采样开关电路，其中，所述分压器电路被连接至采样节点以在所述采样节点处提供取决于所述输入电压信号的采样电压信号，所述采样晶体管的源极端子连接至所述采样节点并经由所述采样节点连接至所述输入节点。4.根据权利要求2或3所述的采样开关电路，其中，所述分压器电路包括：第一阻抗，其连接在所述输入节点与所述缓冲输入之间；第二阻抗，其连接在所述缓冲输入与第一参考节点之间；第三阻抗，其连接在所述输入节点与所述采样节点之间；以及第四阻抗，其连接在所述采样节点与第二参考节点之间，其中：所述第一参考节点被连接成接收第一DC参考电压信号，并且所述第二参考节点被连接成接收第二DC参考电压信号。5.根据权利要求4所述的采样开关电路，其中：所述第一阻抗至所述第四阻抗具有阻抗值，所述阻抗值被配置成使得所述输入节点处的输入阻抗基本上由所述第三阻抗和所述第四阻抗限定；并且/或者所述第一阻抗的阻抗值与所述第二阻抗的阻抗值之和是所述第三阻抗的阻抗值与所述第四阻抗的阻抗值之和的X倍，其中X≥2，并且可选地，其中X≥5。6.根据前述权利要求中任一项所述的采样开关电路，其中，所述缓冲电路包括连接在所述缓冲电路的缓冲输入与所述缓冲电路的缓冲输出之间的单个缓冲器，或者包括在所述缓冲电路的缓冲输入与所述...

【专利技术属性】
技术研发人员：弗拉德，
申请(专利权)人：株式会社索思未来，
类型：发明
国别省市：