一种集成芯片，其包括衬底，衬底具有用以定一沟渠的第一对相对侧壁。沟渠延伸到衬底的前侧表面。第一源极/漏极区沿着衬底的前侧表面设置。第二源极/漏极区沿着衬底的前侧表面设置。闸极结构设置在沟渠内，且闸极结构在侧向上排列在第一源极/漏极区和第二源极/漏极区之间。闸极结构沿着前述第一对相对侧壁延伸到衬底的上表面。闸极结构的底面被设置的比第一源极/漏极区的底面低。一源极/漏极区的底面低。一源极/漏极区的底面低。
【技术实现步骤摘要】
具有设置在沟渠中的闸极结构的集成芯片及其形成方法
[0001]本公开实施例涉及一种具有设置在沟渠中的闸极结构的集成芯片及其形成方法。
技术介绍
[0002]闪存是一种电子非挥发性计算器储存介质，可以快速进行电擦除和重新编程。闪存广泛地用于各种电子组件和设备。常见的闪存单元类型包括堆栈闸极内存单元和拆分闸极内存单元。与堆栈闸极内存单元相比，拆分闸极内存单元具有更高的注入效率，更少的易感性(susceptibility)到短信道效应，以及更好的抗擦除能力。
技术实现思路
[0003]在一些实施例中，本揭露涉及一种集成芯片，所述集成芯片包括衬底，所述衬底包括定义沟渠的第一对相对侧壁，其中所述沟渠延伸到所述衬底的前侧表面；第一源极/漏极区，沿所述衬底的所述前侧表面设置；第二源极/漏极区，沿所述衬底的所述前侧表面设置；以与门极结构，设置在所述沟渠内且在侧向上排列在所述第一源极/漏极区和所述第二源极/漏极区之间，其中所述闸极结构沿着所述第一对相对侧壁延伸到所述衬底的所述上表面，其中所述闸极结构的底面设置的比所述第一源极/漏极区的底面低。
[0004]在其他实施例中，本揭露涉及一种集成芯片，所述集成芯片包括衬底，所述衬底具有与逻辑区在侧向上邻近的内存区，其中所述衬底包括用以定义第一沟渠的第一对相对侧壁以及用以定义所述内存区内的第二沟渠的第二对相对侧壁；多个源极/漏极区，沿所述衬底的前侧表面设置，其中所述多个源极/漏极区包括在侧向上设置在所述第一沟渠和所述第二沟渠之间的公共源极/漏极区；第一闸极结构，设置在所述第一沟渠中；第二闸极结构，设置在所述第二沟渠中，其中所述第一闸极结构和所述第二闸极结构分别包括第一闸极以及与第一闸极在侧向上邻近的第二闸极；以及逻辑组件，设置在所述逻辑区中，其中所述逻辑组件包括位在所述衬底之上的逻辑闸介电层和上覆于所述逻辑闸介电层的逻辑闸极；其中所述第一闸极结构和所述第二闸极结构的顶面在垂直方向上低于所述逻辑闸极中的底面。
[0005]在另一种实施例中，本揭露涉及用于形成集成芯片的方法，方法包括图案化和衬底的前侧表面以定义延伸到前侧表面中的沟渠；在衬底上沉积闸极介电层，使闸极介电层与沟渠相连；在闸极介电层之上和沟渠内形成第一闸极，使得第一闸极的底面比前侧表面低设置在；在沟渠内和沿第一闸极存入电荷阻陷介电结构；在电荷阻陷介电结构之上和沟渠内形成第二闸极，使得第二闸极是邻近到第一闸极；沿前侧表面形成第一源极/漏极区；并且沿前侧表面形成第二源极/漏极区，其中第一和第二源极/漏极区在沟渠的相对的侧上为设置在；其中第一和第二闸极中的底面是设置在垂直低于第一源极/漏极区的底面。
附图说明
[0006]结合附图阅读以下详细说明，能最好地理解本公开的各个方面。应注意，根据本行
业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意地增大或减小各种特征的尺寸。
[0007]图1A绘示了一些实施例的中集成芯片的剖视图，其中集成芯片包括内存单元以及设置在衬底上的逻辑组件，且内存单元剧有设置在衬底的沟渠内闸极结构。
[0008]图1B绘示了一些替代实施例中集成芯片的剖视图，其中集成芯片包括内存单元以及设置在衬底上的逻辑组件，且内存单元具有设置在衬底的沟渠内的闸极结构。
[0009]图2A至图2F绘示了一些实施例中各种集成芯片的剖视图，其中集成芯片具有设置在衬底的沟渠内闸极结构以及设置在衬底上的逻辑组件。
[0010]图3至图19绘示了一些实施例中用于形成集成芯片的第一方法的剖视图，其中集成芯片具有设置在衬底的沟渠内闸极结构以及设置在衬底上的逻辑组件。
[0011]图20至图21绘示了一些实施例中用于形成集成芯片的第二方法的剖视图，其中集成芯片具有设置在衬底的沟渠内的闸极结构以及设置在衬底上的逻辑组件。
[0012]图22绘示了一些实施例中用于形成集成芯片的图流程，其中集成芯片具有设置在衬底的沟渠内闸极结构以及设置在衬底上的逻辑组件。
[0013][符号的说明][0014]100a、100b、200a、200b、200c、200d、200e、200f：集成芯片
[0015]102：衬底
[0016]102a：内存区
[0017]102b：逻辑区
[0018]102f：前侧表面
[0019]102s1：第一侧壁
[0020]102s2：第二侧壁
[0021]102t：沟渠
[0022]102t1：第一沟渠
[0023]102t2：第二沟渠
[0024]102us：上表面
[0025]103：内存单元
[0026]104a：第一源极/漏极区
[0027]104b：第二源极/漏极区
[0028]104c：第三源极/漏极区
[0029]106：信道区
[0030]106a：第一信道区
[0031]106b：第二信道区
[0032]108：闸极介电层
[0033]110：电荷阻陷介电结构
[0034]111a：穿隧层
[0035]111b：电荷阻陷层
[0036]111c：阻挡层
[0037]112：闸极结构
[0038]112a：第一闸极结构
[0039]112b：第二闸极结构
[0040]114a：第一闸极
[0041]114b：第二闸极
[0042]116：层间介电层
[0043]118：导通孔
[0044]120：隔离结构
[0045]124：逻辑设备
[0046]126：逻辑闸极
[0047]128：逻辑闸介电层
[0048]130：源极/漏极区
[0049]202a：第一内存单元
[0050]202b：第二内存单元
[0051]204：硅化物层
[0052]204a：第一硅化物层
[0053]204b：第二硅化物层
[0054]206：接触刻蚀终止层
[0055]208：侧壁分隔件
[0056]210：第一井区
[0057]212：第二井区
[0058]214：第三井区
[0059]216：第四井区
[0060]300、300
‑
1900、400、500、600、600
‑
1100、700、800、900、1000、1100、1200、1200
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1300、1300、1400、1500、1600、1700、1800、1900、2000、2000
‑
2100、2100：剖视图
[0061]402：第一顶盖层
[0062]404：罩幕层
[0063]406：掺杂区
[0064]602：第一闸极层
[0065]802：介电层
[0066]902a：介电结构
...
【技术保护点】
【技术特征摘要】
1.一种集成芯片，包括：衬底，包括定义沟渠的第一对相对侧壁，其中所述沟渠延伸到所述衬底的前侧表面；第一源极/漏极区，沿所述衬底的所述前侧表面设置；第二源极/漏极区，沿所述衬底的所述前侧表面设置；以及闸极结构，设置在所述沟渠内且在侧向上排列在所述第一源极/漏极区和所述第二源极/漏极区之间，其中所述闸极结构沿着所述第一对相对侧壁延伸到所述衬底的所述前侧表面，其中所述闸极结构的底面设置的比所述第一源极/漏极区的底面低。2.根据权利要求1所述的集成芯片，其中所述第一对相对侧壁包括与第二侧壁相对的第一侧壁，其中所述第一源极/漏极区沿所述第一侧壁延伸，且所述第二源极/漏极区沿所述第二侧壁延伸。3.如权利要求1所述的集成芯片，其中所述闸极结构的顶面与所述衬底的所述前侧表面对齐。4.如权利要求1所述的集成芯片，其中所述闸极结构的顶面在垂直方向上低于所述衬底的所述前侧表面。5.如权利要求1所述的集成芯片，其中所述闸极结构包括第一闸极以及与所述第一闸极在侧向上邻近的第二闸极，其中所述第一闸极和所述第二闸极设置在所述沟渠内且在侧向上位于所述第一对相对侧壁之间。6.一种集成芯片，包括：衬底，具有与逻辑区在侧向上邻近的内存区，其中所述衬底包括定义第一沟渠的第一对相对侧壁以及定义所述内存区内的第二沟渠的第二对相对侧壁；多个源极/漏极区，沿所述衬底的前侧表面设置，其中所述多个源极/漏极区包括在侧向上设置在所述第一沟渠和所述第二沟渠之间的共享源极/漏极区；第一闸极结构，设置在所述第一沟渠中；第二闸极结构，设置在所述第二沟渠中，其中所述第一闸极结构和所述第二闸极结构分别包括第一闸极以及与第一闸极在侧向上邻近的第二闸极；以及逻辑组件...
【专利技术属性】
技术研发人员：黄咏胜，刘铭棋，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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