半导体器件以及包括半导体器件的电子系统技术方案

一种半导体器件包括：衬底，包括存储单元区域和连接区域；多个栅极线，在衬底的存储单元区域中在竖直方向上彼此竖直地重叠，每个栅极线包括第一金属；阶梯状连接单元，在连接区域中，该阶梯状连接单元包括多个导电焊盘区域，每个导电焊盘区域包括第一金属并且一体地连接到多个栅极线中的相应栅极线；多个接触结构，与阶梯状连接单元竖直地重叠，每个接触结构连接到多个导电焊盘区域中的分别对应的导电焊盘区域并且包括第二金属；以及至少一个金属硅化物层，在至少一个接触结构与分别对应的导电焊盘区域之间。导电焊盘区域之间。导电焊盘区域之间。

【技术实现步骤摘要】
半导体器件以及包括半导体器件的电子系统
[0001]相关申请的交叉引用
[0002]本申请基于以下申请并要求以下申请的优先权：2020年8月12日向韩国知识产权局递交的韩国专利申请No.10
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2020
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0101398，其全部公开内容通过引用合并于此。


[0003]本公开的方面涉及一种半导体器件和一种包括该半导体器件的电子系统，更具体地，涉及一种包括非易失性竖直型存储元件的半导体器件和一种包括该半导体器件的电子系统。

技术介绍

[0004]可以在电子系统中存储大量数据的半导体器件日益受到人们的青睐。已经研究了用于增大半导体器件的数据存储容量的方法和技术。例如，已经提出了一种用于增大半导体器件的数据存储容量的技术在于包括竖直存储元件，该竖直存储元件包括三维布置的存储单元而不是二维布置的存储单元。

技术实现思路

[0005]本公开的一些方面提供了一种半导体器件，该半导体器件包括三维布置的存储单元，并且即使用于集成改进的字线的层数增加并且连接到字线的接触部的数量和布线的数量增加，该半导体器件也可以维持期望的电特性。
[0006]本公开的一些方面提供了一种电子系统，该电子系统包括半导体器件，该半导体器件包括三维布置的存储单元，并且即使用于集成改进的字线的层数增加并且连接到字线的接触部的数量和布线的数量增加，该半导体器件也可以维持期望的电特性。
[0007]根据本专利技术构思的一些方面，提供了一种半导体器件，包括：衬底，包括存储单元区域和连接区域；多个栅极线，在衬底的存储单元区域中彼此竖直地重叠，每个栅极线包括第一金属；阶梯状连接单元，该阶梯状连接单元包括多个导电焊盘区域，每个导电焊盘区域一体地连接到多个栅极线中的相应栅极线并且包括第一金属；多个接触结构，与阶梯状连接单元竖直地重叠，每个接触结构连接到多个导电焊盘区域中的分别对应的导电焊盘区域并且包括第二金属；以及至少一个金属硅化物层，在至少一个接触结构与分别对应的导电焊盘区域之间。
[0008]根据本专利技术构思的一些方面，提供了一种半导体器件，包括：衬底，包括存储单元区域和连接区域；栅极堆叠，包括与第一导电焊盘区域一体地连接的第一栅极线，该第一栅极线在存储单元区域中在与衬底的主表面平行的水平方向上延伸，并且该第一导电焊盘区域在连接区域中在水平方向上延伸，并且该第一栅极线和导电焊盘区域均包括第一金属；接触结构，在连接区域中在竖直方向上延伸，该接触结构包括第二金属；以及金属硅化物层，在第一导电焊盘区域与接触结构之间，该金属硅化物层接触第一导电焊盘区域和接触结构。
[0009]根据本专利技术构思的一方面，一种电子系统包括：主衬底；半导体器件，在主衬底上；以及控制器，电连接到主衬底上的半导体器件，其中，该半导体器件包括：器件衬底，包括存储单元区域和连接区域；栅极堆叠，包括与导电焊盘区域一体地连接的栅极线，该栅极线在衬底的存储单元区域中在与衬底的主表面平行的水平方向上延伸，并且该导电焊盘区域在连接区域中在水平方向上延伸，并且该栅极线和该导电焊盘区域均包括第一金属；接触结构，在连接区域中竖直地延伸，并且包括第二金属；金属硅化物层，在所述导电焊盘区域与所述接触结构之间；外围电路区域，与栅极堆叠间隔开；以及输入/输出焊盘，在器件衬底上。
附图说明
[0010]根据以下结合附图的详细描述中，将更清楚地理解本专利技术构思的一些示例实施例，在附图中：
[0011]图1是示出了根据本专利技术构思的一些实施例的半导体器件的框图；
[0012]图2是根据本专利技术构思的一些实施例的半导体器件的示意性透视图；
[0013]图3示出了根据本专利技术构思的一些实施例的半导体器件的存储单元阵列的等效电路图；
[0014]图4是根据本专利技术构思的一些实施例的半导体器件的主要组件的平面图；
[0015]图5A示出了沿图4中的线A1
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A1
’
和线A2
‑
A2
’
截取的截面图以及外围电路区域的某一区域的截面图，图5B是沿图4中的线B
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B
’
截取的截面图，并且图5C是图5A中的局部区域EX1的放大截面图；
[0016]图6A是如图5B中的BX指示的区域的截面图；
[0017]图6B至图6D均是栅极介电层的示例结构的截面图；
[0018]图7A至图7C均是根据本专利技术构思的一些实施例的半导体器件的修改示例的截面图；
[0019]图8A示出了根据本专利技术构思的其他实施例的半导体器件的修改示例的截面图，图8B中的(A)是图8A中的局部区域EX31的放大截面图，并且图8B中的(B)是图8A中的局部区域EX32的放大截面图；
[0020]图9是根据本专利技术构思的一些实施例的半导体器件的截面图；
[0021]图10是根据本专利技术构思的一些实施例的半导体器件的截面图；
[0022]图11是根据本专利技术构思的一些实施例的半导体器件的截面图；
[0023]图12是根据本专利技术构思的一些实施例的半导体器件的截面图；
[0024]图13是根据本专利技术构思的一些实施例的包括半导体器件的电子系统的示意图；
[0025]图14是根据本专利技术构思的一些实施例的包括半导体器件的电子系统的示意性透视图；
[0026]图15是根据本专利技术构思的一些实施例的半导体封装的示意性截面图；
[0027]图16是根据本专利技术构思的一些实施例的半导体封装的示意性截面图；
[0028]图17A至图17E是示出了根据本专利技术构思的一些实施例的根据工艺顺序的半导体器件的制造方法的截面图；以及
[0029]图18A至图18E是示出了根据本专利技术构思的一些实施例的依据根据工艺顺序的半
导体器件的制造方法形成金属硅化物层和接触结构的过程的截面图。
具体实施方式
[0030]在下文中，将参考附图详细描述本专利技术构思的一些示例实施例。在附图中，相同的附图标记用于相同的组件，并且将省略其重复描述。
[0031]图1是根据本专利技术构思的一些实施例的半导体器件10的框图。
[0032]参照图1，半导体器件10可以包括存储单元阵列20和外围电路30。存储单元阵列20可以包括第一存储单元块BLK1至第n存储单元块BLKn。第一存储单元块BLK1至第n存储单元块BLKn均可以包括多个存储单元(图1中未示出)。第一存储单元块BLK1至第n存储单元块BLKn中的每一个可以经由至少一个位线BL、至少一个字线WL、至少一个串选择线SSL、至少一个地选择线GSL和公共源极线CSL连接到外围电路30。如关于图4和图5A至图5C更详细地讨论的，至少一个字线WL、至少一个串选择线SSL和至少一个地选择线GSL可以被称为栅极堆叠GS。
[0033]外围电路30可以包括行解码器32、页缓冲器34、数据输入输出(I/O)电路36、控制逻辑器件38和CSL驱动器39。尽管在图1中未示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：衬底，包括存储单元区域和连接区域；多个栅极线，在所述存储单元区域中彼此竖直地重叠，每个栅极线包括第一金属；阶梯状连接单元，在所述连接区域中，所述阶梯状连接单元包括多个导电焊盘区域，每个导电焊盘区域一体地连接到所述多个栅极线中的相应栅极线并且包括所述第一金属；多个接触结构，与所述阶梯状连接单元竖直地重叠，每个接触结构连接到所述多个导电焊盘区域中的分别对应的导电焊盘区域并且包括第二金属；以及至少一个金属硅化物层，在至少一个接触结构与分别对应的导电焊盘区域之间。2.根据权利要求1所述的半导体器件，其中，所述第一金属包括钨(W)，并且其中，所述至少一个金属硅化物层包括WSi、WSiN、WSiO或其组合。3.根据权利要求1所述的半导体器件，其中，所述至少一个金属硅化物层包括第一金属硅化物层，所述第一金属硅化物层接触所述多个导电焊盘区域中的第一导电焊盘区域，并且其中，所述第一金属硅化物层的最下表面与所述第一导电焊盘区域的下表面间隔开。4.根据权利要求1所述的半导体器件，其中，所述至少一个金属硅化物层包括第一金属硅化物层，所述第一金属硅化物层接触所述多个导电焊盘区域中的第一导电焊盘区域，并且其中，所述第一金属硅化物层与所述第一导电焊盘区域的上表面和下表面中的至少一个表面接触。5.根据权利要求1所述的半导体器件，其中，所述至少一个金属硅化物层包括第一金属硅化物层，所述第一金属硅化物层接触所述多个接触结构中的第一接触结构的下表面和所述多个导电焊盘区域中的第一导电焊盘区域，并且其中，所述第一金属硅化物层的宽度在水平方向上小于所述第一接触结构的宽度，并且所述第一金属硅化物层的高度在竖直方向上小于所述第一导电焊盘区域的高度。6.根据权利要求1所述的半导体器件，其中，所述至少一个金属硅化物层包括第一金属硅化物层，所述第一金属硅化物层接触所述多个接触结构中的第一接触结构的下表面和所述多个导电焊盘区域中的第一导电焊盘区域，并且其中，所述第一金属硅化物层与所述第一导电焊盘区域的上表面和下表面间隔开。7.根据权利要求1所述的半导体器件，其中，所述至少一个金属硅化物层包括第一金属硅化物层，所述第一金属硅化物层接触所述多个接触结构中的第一接触结构的下表面和所述多个导电焊盘区域中的第一导电焊盘区域，并且其中，所述第一金属硅化物层接触所述第一导电焊盘区域的上表面和下表面。8.根据权利要求1所述的半导体器件，其中，所述至少一个金属硅化物层包括第一金属硅化物层，所述第一金属硅化物层接触所述多个接触结构中的第一接触结构的下表面和所述多个导电焊盘区域中的第一导电焊盘区域，并且其中，所述第一金属硅化物层的最下表面的水平高度低于所述第一导电焊盘区域的最上表面的水平高度，并且所述第一金属硅化物层的最上表面的水平高度高于所述第一导电焊盘区域的最上表面的水平高度。9.根据权利要求1所述的半导体器件，其中，所述至少一个金属硅化物层包括多个金属硅化物层，所述多个金属硅化物层在所述多个导电焊盘区域中的每个导电焊盘区域与所述多个接触结构中的分别对应的接触结构之间。10.根据权利要求1所述的半导体器件，其中，所述多个导电焊盘区域中的至少一个导
电焊盘区域直接连接到分别对应的接触结构，而在所述至少一个导电焊盘区域与所述分别对应的接触结构之间没有金属硅化物层。11.一种半导体器件，包括：衬...

【专利技术属性】
技术研发人员：金知勇，李呈焕，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：