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数据处理方法和存算一体装置、电子设备制造方法及图纸

技术编号:35919903 阅读:27 留言:0更新日期:2022-12-10 11:03
一种数据处理方法和存算一体装置、电子设备。所述存算一体装置包括忆阻器阵列、用于忆阻器阵列的外围电路以及至少一个补偿单元,其中,忆阻器阵列包括多个行列布置的忆阻器单元、多条源线和多条位线;至少一个补偿单元配置为对提供至存算一体系统的原始输入数据、忆阻器阵列经外围电路输出的直接输出数据中至少之一进行压降补偿操作,并且,至少一个补偿单元所进行的压降补偿操作基于忆阻器阵列中的线阻和外围电路中的寄生电阻确定。该存算一体装置能够通过补偿单元解决由于忆阻器阵列中的线阻和外围电路中的寄生电阻的存在而导致的IR压降问题,从而有效提高计算的准确性。从而有效提高计算的准确性。从而有效提高计算的准确性。

【技术实现步骤摘要】
数据处理方法和存算一体装置、电子设备


[0001]本公开的实施例涉及一种数据处理方法、存算一体装置和电子设备。

技术介绍

[0002]存算一体技术近年来不断发展,通过直接在存储器上进行计算,能够有效减少数据在存储单元和计算单元之间的搬运时间和能耗,突破了冯诺依曼的瓶颈,因而可以实现计算系统高能效、低时延的算力。
[0003]忆阻器是一种可以通过施加外部电压激励,调节其电导状态的非易失型器件,具有结构简单、功耗低等优点。由于忆阻器与互补金属氧化物半导体(CMOS)工艺有很好的兼容性,并且易于进行三维集成,因此由忆阻器和CMOS晶体管组成的交叉阵列已经被广泛应用于存算一体技术。

技术实现思路

[0004]本公开至少一实施例提供一种用于存算一体装置的数据处理方法,其中,所述存算一体装置包括忆阻器阵列、用于所述忆阻器阵列的外围电路以及至少一个补偿单元,所述忆阻器阵列包括多个行列布置的忆阻器单元、多条源线和多条位线,所述数据处理方法包括:通过所述至少一个补偿单元对提供至所述存算一体装置的原始输入数据、所述忆阻器阵列经所述外围电路输出的直接输出数据中至少之一进行压降补偿操作,其中,所述至少一个补偿单元进行的所述压降补偿操作基于所述忆阻器阵列中的线阻和所述外围电路中的寄生电阻确定。
[0005]例如,在本公开至少一实施例提供的数据处理方法中,所述直接输出数据包括所述忆阻器阵列对所述原始输入数据进行计算后得到的第一直接输出数据,或者所述忆阻器阵列对经过所述第一压降补偿操作所得到的直接输入数据进行计算后得到的第二直接输出数据。
[0006]例如,在本公开至少一实施例提供的数据处理方法中,所述至少一个补偿单元包括第一补偿单元和/或第二补偿单元,所述通过所述至少一个补偿单元对提供至所述存算一体装置的原始输入数据、所述忆阻器阵列经所述外围电路输出的直接输出数据中至少之一进行压降补偿操作,包括:基于第一影响因子,通过所述第一补偿单元对提供至所述存算一体装置的所述原始输入数据进行第一压降补偿操作,以得到用于直接输入到所述忆阻器阵列中进行计算的直接输入数据,和/或基于第二影响因子,通过所述第二补偿单元对所述忆阻器阵列经所述外围电路输出的所述直接输出数据进行第二压降补偿操作,以得到所述存算一体装置的最终输出数据,其中,所述第一影响因子和所述第二影响因子基于所述忆阻器阵列中的所述线阻和所述外围电路中的所述寄生电阻确定。
[0007]例如,在本公开至少一实施例提供的数据处理方法中,所述线阻包括所述源线上的多个第一线阻和所述位线上的多个第二线阻,所述寄生电阻包括与所述源线连接的第一外围电路中的第一寄生电阻和与所述位线连接的第二外围电路中的第二寄生电阻。
[0008]例如,在本公开至少一实施例提供的数据处理方法中,所述第一影响因子基于所述忆阻器阵列中的每条源线上的所述多个第一线阻和与所述源线连接的所述第一外围电路中的所述第一寄生电阻确定;所述第二影响因子基于所述忆阻器阵列中的每条位线上的所述多个第二线阻和与所述位线连接的所述第二外围电路中的所述第二寄生电阻确定。
[0009]例如,本公开至少一实施例提供的数据处理方法,还包括:设置所述第一补偿单元和/或所述第二补偿单元以调整所述第一影响因子和/或所述第二影响因子。
[0010]例如,在本公开至少一实施例提供的数据处理方法中,基于忆阻器阵列中多个忆阻器单元的电导值的变化调整所述第一影响因子和/或所述第二影响因子。
[0011]例如,在本公开至少一实施例提供的数据处理方法中,所述基于第一影响因子,通过所述第一补偿单元对提供至所述存算一体装置的所述原始输入数据进行第一压降补偿操作,以得到用于直接输入到所述忆阻器阵列中进行计算的直接输入数据,包括:获取包括对应于所述多条源线的多个所述第一影响因子的第一补偿向量;执行所述原始输入数据与所述第一补偿向量之间的乘法运算以得到所述直接输入数据。
[0012]例如,在本公开至少一实施例提供的数据处理方法中,所述基于第二影响因子,通过所述第二补偿单元对所述忆阻器阵列经所述外围电路输出的所述直接输出数据进行第二压降补偿操作,以得到所述存算一体装置的最终输出数据,包括:获取包括对应于所述多条位线的多个所述第二影响因子的第二补偿向量;执行所述直接输出数据与所述第二补偿向量之间的乘法运算以得到所述最终输出数据。
[0013]本公开至少一实施例还提供一种存算一体装置,包括忆阻器阵列、用于所述忆阻器阵列的外围电路以及至少一个补偿单元,其中所述忆阻器阵列包括多个行列布置的忆阻器单元、多条源线和多条位线;所述至少一个补偿单元配置为对提供至所述存算一体装置的原始输入数据、所述忆阻器阵列经所述外围电路输出的直接输出数据中至少之一进行压降补偿操作,并且,所述至少一个补偿单元进行的所述压降补偿操作基于所述忆阻器阵列中的线阻和所述外围电路中的寄生电阻确定。
[0014]例如,在本公开至少一实施例提供的存算一体装置中,所述至少一个补偿单元包括浮点运算单元。
[0015]例如,本公开至少一实施例提供的存算一体装置,还包括:存储单元,配置为存储第一影响因子和/或第二影响因子。
[0016]本公开至少一实施例还提供一种电子设备,包括本公开任一实施例所述的存算一体装置。
附图说明
[0017]为了更清楚地说明本公开实施例的技术方案,下面将对实施例的附图作简单地介绍,显而易见地,下面描述中的附图仅仅涉及本公开的一些实施例,而非对本公开的限制。
[0018]图1为一种忆阻器阵列的结构示意图;
[0019]图2为矩阵向量乘法的示意图;
[0020]图3为一种存算一体装置的示意图;
[0021]图4为一种存算一体装置中线阻和寄生电阻的分布情况的示意图;
[0022]图5A为存算一体装置中的输出电流与忆阻器阵列大小的曲线示意图;
[0023]图5B为存算一体装置中的输出电流与线阻大小的曲线示意图;
[0024]图5C为存算一体装置中的输出电流与寄生电阻大小的曲线示意图;
[0025]图6A为本公开至少一实施例提供的一种用于计算第一影响因子的示例性电路的结构示意图;
[0026]图6B为本公开至少一实施例提供的一种用于计算第二影响因子的示例性电路的结构示意图;
[0027]图7为本公开至少一实施例提供的IR压降模型的仿真结果对比图;
[0028]图8为本公开至少一实施例提供的存算一体装置的框图;
[0029]图9A为一种数据处理过程的示意图;
[0030]图9B为本公开至少一实施例提供的数据处理过程的示意图;
[0031]图10为本公开至少一实施例提供的存算一体装置的结构示意图;
[0032]图11为本公开至少一实施例提供的数据处理方法的计算结果的对比图;以及
[0033]图12为本公开至少一实施例提供的电子设备的结构示意图。
具体实施方式
[0034]为了使得本公开实施例的目的、本文档来自技高网
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【技术保护点】

【技术特征摘要】
1.一种用于存算一体装置的数据处理方法,其中,所述存算一体装置包括忆阻器阵列、用于所述忆阻器阵列的外围电路以及至少一个补偿单元,所述忆阻器阵列包括多个行列布置的忆阻器单元、多条源线和多条位线,所述数据处理方法包括:通过所述至少一个补偿单元对提供至所述存算一体装置的原始输入数据、所述忆阻器阵列经所述外围电路输出的直接输出数据中至少之一进行压降补偿操作,其中,所述至少一个补偿单元进行的所述压降补偿操作基于所述忆阻器阵列中的线阻和所述外围电路中的寄生电阻确定。2.根据权利要求1所述的数据处理方法,其中,所述直接输出数据包括所述忆阻器阵列对所述原始输入数据进行计算后得到的第一直接输出数据,或者所述忆阻器阵列对经过所述第一压降补偿操作所得到的直接输入数据进行计算后得到的第二直接输出数据。3.根据权利要求1所述的数据处理方法,其中,所述至少一个补偿单元包括第一补偿单元和/或第二补偿单元,所述通过所述至少一个补偿单元对提供至所述存算一体装置的原始输入数据、所述忆阻器阵列经所述外围电路输出的直接输出数据中至少之一进行压降补偿操作,包括:基于第一影响因子,通过所述第一补偿单元对提供至所述存算一体装置的所述原始输入数据进行第一压降补偿操作,以得到用于直接输入到所述忆阻器阵列中进行计算的直接输入数据,和/或基于第二影响因子,通过所述第二补偿单元对所述忆阻器阵列经所述外围电路输出的所述直接输出数据进行第二压降补偿操作,以得到所述存算一体装置的最终输出数据,其中,所述第一影响因子和所述第二影响因子基于所述忆阻器阵列中的所述线阻和所述外围电路中的所述寄生电阻确定。4.根据权利要求3所述的数据处理方法,其中,所述线阻包括所述源线上的多个第一线阻和所述位线上的多个第二线阻,所述寄生电阻包括与所述源线连接的第一外围电路中的第一寄生电阻和与所述位线连接的第二外围电路中的第二寄生电阻。5.根据权利要求4所述的数据处理方法,其中,所述第一影响因子基于所述忆阻器阵列中的每条源线上的所述多个第一线阻和与所述源线连接的所述第一外围电路中的所述第一寄生电阻确定;所述第二影响因子基于所述忆阻器阵列中的每条位线上的所述多个第二线阻和与所述位线连接的所述第...

【专利技术属性】
技术研发人员:高滨秦琦吴华强王泽张清天唐建石钱鹤
申请(专利权)人:清华大学
类型:发明
国别省市:

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