存储器制造技术

本申请涉及一种存储器，包括存储模块、读模块、第一校验模块及第二校验模块，存储模块包括多个感测放大器阵列和多个存储单元阵列，感测放大器阵列与存储单元阵列交替排布；第一数据线与各感测放大器阵列均电连接；读模块用于对第一数据线上的数据进行读取；第一校验模块、第二校验模块与读模块均电连接；读模块被配置为：将读取数据的部分传输至第一校验模块以进行检错和/或纠错，并将读取数据的另外部分传输至第二校验模块以进行检错和/或纠错；其中，传输至第一校验模块的数据与传输至第二校验模块的数据分别来自于相邻的感测放大器阵列。本申请能够及时发现并修复半导体存储装置中相邻存储单元失效缺陷。置中相邻存储单元失效缺陷。置中相邻存储单元失效缺陷。

【技术实现步骤摘要】
存储器


[0001]本申请涉及半导体存储
，特别是涉及一种存储器。

技术介绍

[0002]随着半导体技术的快速发展，市场对半导体存储装置的存储容量及其对存储数据的读写效率的要求越来越高。并且，随着应用侧用户需求的提升及成本要求，半导体存储装置的存储阵列单元的体积需要不断缩小，给工艺制造带来了更高的挑战，发生单个存储单元失效缺陷以及相邻存储单元失效缺陷概率也在不断增加。
[0003]为了提高半导体存储装置的产品良率及可靠性，半导体存储产品出厂前的内部测试会确保所有存储单元缺陷均已被冗余单元所修复。然而，半导体存储装置在不同的应用场景下，在使用过程中也很大概率会出现单个存储单元失效缺陷以及相邻存储单元失效缺陷。
[0004]传统的半导体存储装置中，一般采用奇偶位校验的方法来实现对单个存储单元失效缺陷的检错及纠错。然而，奇偶位校验的方法不能检测出相邻存储单元失效缺陷，不能及时发现并修复半导体存储装置中相邻存储单元失效缺陷，容易导致半导体存储装置中出现更多相邻存储单元失效缺陷，影响半导体存储产品存储数据的准确性及使用寿命。

技术实现思路

[0005]基于此，提供一种存储器，能够及时发现并修复半导体存储装置中相邻存储单元失效缺陷，提高半导体存储产品存储数据的准确性及使用寿命。
[0006]为实现上述目的及其他目的，本申请提供了一种存储器，包括存储模块、读模块、第一校验模块及第二校验模块，存储模块包括多个感测放大器阵列和多个存储单元阵列，感测放大器阵列与所述存储单元阵列交替排布，所述感测放大器阵列用于对所述存储单元阵列进行数据读写；第一数据线与各所述感测放大器阵列均电连接；读模块与所述第一数据线电连接，用于对所述第一数据线上的数据进行读取；第一校验模块与所述读模块电连接；第二校验模块与所述读模块电连接；所述读模块被配置为：将读取数据的部分传输至所述第一校验模块以进行检错和/或纠错，并将读取数据的另外部分传输至所述第二校验模块以进行检错和/或纠错；其中，传输至所述第一校验模块的数据与传输至所述第二校验模块的数据分别来自于相邻的感测放大器阵列。
[0007]于上述实施例中的存储器中，通过设置存储模块中存储单元阵列与用于对存储单元阵列进行数据读写的感测放大器阵列交替排布，各感测放大器阵列均与第一数据线例如全局数据线电连接以接收第一数据线上的数据，第一数据线上的数据包括待写数据和校验码数据，使得读模块将读取数据的部分传输至第一校验模块以进行检错和/或纠错，并将读取数据的另外部分传输至第二校验模块以进行检错和/或纠错，其中，传输至第一校验模块的数据与传输至第二校验模块的数据分别来自于相邻的感测放大器阵列，避免出现不能识别相邻存储单元失效缺陷的情况，从而能够及时发现并修复半导体存储装置中相邻存储单
元失效缺陷，提高半导体存储产品存储数据的准确性及使用寿命。
[0008]在其中一个实施例中，所述第一数据线包括多组第一数据正线和第一数据反线，所述第一数据正线和所述第一数据反线传输互为反相的数据，以便于将第一数据正线和第一数据反线传输的数据相互参考或对比，以提高传输数据的准确性。
[0009]在其中一个实施例中，所述读模块包括多个读电路单元，每一所述读电路单元电连接一组所述第一数据正线和所述第一数据反线，以便于为每个存储单元设置对应的读电路单元，利用读电路单元对从对应的存储单元中读取的数据进行放大，提高传输数据的抗噪能力，并利用第一数据正线和第一数据反线上的数据相互参考或对比，提高数据传输的准确性。
[0010]在其中一个实施例中，所述读电路单元包括放大电路，所述第一数据正线通过第一开关单元与所述放大电路的第一输入端电连接，所述第一数据反线通过第二开关单元与所述放大电路的第二输入端电连接，其中所述放大电路用于对所述第一输入端和所述第二输入端的信号进行放大。
[0011]在其中一个实施例中，所述第一开关单元的控制端和所述第二开关单元的控制端均接收读使能信号，用于在所述读使能信号为有效状态时将所述第一数据正线和所述第一数据反线的信号分别传输至所述放大电路的所述第一输入端和所述放大电路的所述第二输入端。
[0012]在其中一个实施例中，所述读电路单元还包括输出电路，所述输出电路的输入端电连接所述放大电路的所述第一输入端，用于将所述放大电路的所述第一输入端的信号输出至第二数据线。
[0013]在其中一个实施例中，所述读电路单元还包括匹配电路，所述匹配电路与所述放大电路的所述第二输入端电连接，用于匹配所述放大电路的所述第一输入端和所述放大电路的所述第二输入端的负载。
[0014]在其中一个实施例中，所述存储器还包括预充电模块，所述预充电模块与所述放大电路的所述第一输入端和所述放大电路的所述第二输入端均电连接，用于预充电。
[0015]在其中一个实施例中，所述放大电路包括第一晶体管、第二晶体管、第三晶体管及第四晶体管，第一晶体管被配置为：源极与第一电压电连接，栅极与所述放大电路的所述第二输入端电连接；第二晶体管被配置为：源极与第二电压电连接，漏极与所述第一晶体管的漏极及所述放大电路的所述第一输入端均电连接；第三晶体管被配置为：源极与所述第一电压电连接，漏极与所述第一晶体管的栅极及所述放大电路的所述第二输入端均电连接，栅极与所述放大电路的所述第一输入端电连接；第四晶体管被配置为：源极与所述第二电压电连接，漏极与所述第三晶体管的漏极及所述第二晶体管的栅极均电连接，栅极与所述放大电路的所述第一输入端电连接。
[0016]于上述实施例中的存储器中，通过设置串联的第一晶体管与第二晶体管形成第一反相器，并设置串联的第三晶体管与第四晶体管形成第二反相器，使得第一反相器与第二反相器共同作用形成锁存器。锁存器可以将经由第一数据线读取的数据放大锁存后输出，以提高输出数据的抗噪能力。
[0017]在其中一个实施例中，所述输出电路包括第五晶体管及第六晶体管，第五晶体管被配置为：源极与所述第一电压电连接，栅极与所述放大电路的所述第一输入端电连接，漏
极与所述第二数据线电连接；第六晶体管被配置为：漏极与所述第五晶体管的漏极及所述第二数据线均电连接，栅极与所述第五晶体管的栅极及所述放大电路的所述第一输入端均电连接。
[0018]于上述实施例中的存储器中，通过控制第五晶体管、第六晶体管动作，以控制放大电路的供电情况，并配合放大电路在预充电阶段、电荷共享阶段、放大阶段与回写阶段这四个工作阶段对电能的需求情况，与第一晶体管、第二晶体管、第三晶体管与第四晶体管协同动作，使得放大电路可以将经由第一数据线读取的数据放大锁存，并可以将该放大锁存的数据经由输出电路输出。
[0019]在其中一个实施例中，所述输出电路还包括第七晶体管，所述第六晶体管的源极通过所述第七晶体管与所述第二电压电连接，例如可以设置第二电压为地或者幅值比第一电压的幅值更低且接近于零的电压。
[0020]在其中一个实施例中，所述存储器还包括写模块，所述写模块包括多个写电路单元，每一所述写电路单元本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器，其特征在于，包括：存储模块，包括多个感测放大器阵列和多个存储单元阵列，所述感测放大器阵列与所述存储单元阵列交替排布，所述感测放大器阵列用于对所述存储单元阵列进行数据读写；第一数据线，与各所述感测放大器阵列均电连接；读模块，与所述第一数据线电连接，用于对所述第一数据线上的数据进行读取；第一校验模块，与所述读模块电连接；第二校验模块，与所述读模块电连接；所述读模块被配置为：将读取数据的部分传输至所述第一校验模块以进行检错和/或纠错，并将读取数据的另外部分传输至所述第二校验模块以进行检错和/或纠错；其中，传输至所述第一校验模块的数据与传输至所述第二校验模块的数据分别来自于相邻的感测放大器阵列。2.根据权利要求1所述的存储器，其特征在于，所述第一数据线包括多组第一数据正线和第一数据反线，所述第一数据正线和所述第一数据反线传输互为反相的数据。3.根据权利要求2所述的存储器，其特征在于，所述读模块包括多个读电路单元，每一所述读电路单元电连接一组所述第一数据正线和所述第一数据反线。4.根据权利要求3所述的存储器，其特征在于，所述读电路单元包括放大电路，所述第一数据正线通过第一开关单元与所述放大电路的第一输入端电连接，所述第一数据反线通过第二开关单元与所述放大电路的第二输入端电连接，其中，所述放大电路用于对所述第一输入端和所述第二输入端的信号进行放大。5.根据权利要求4所述的存储器，其特征在于，所述第一开关单元的控制端和所述第二开关单元的控制端均接收读使能信号，用于在所述读使能信号为有效状态时将所述第一数据正线和所述第一数据反线的信号分别传输至所述放大电路的所述第一输入端和所述放大电路的所述第二输入端。6.根据权利要求5所述的存储器，其特征在于，所述读电路单元还包括输出电路，所述输出电路的输入端电连接所述放大电路的所述第一输入端，用于将所述放大电路的所述第一输入端的信号输出至第二数据线。7.根据权利要求5所述的存储器，其特征在于，所述读电路单元还包括匹配电路，所述匹配电路与所述放大电路的所述第二输入端电连接，用于匹配所述放大电路的所述第一输入端和所述放大电路的所述第二输入端的负载。8.根据权利要求7所述的存储器，其特征在于，所述读电路单元还包括预充电模块，所述预充电模块与所述放大电路的所述第一输入端和所述放大电路的所述第二输入端均电连接，用于预充电。9.根据权利要求4
‑
8任一项所述的存储器，其特征在于，所述放大电路包括：第一晶体管，被配置为：源极与第一电压电连接，栅极与所述放大电路的所述第二输入端电连接；第二晶体管，被配置为：源极与第二电压电连接，漏极与所述第一晶体管的漏极及所述放大电路的所述第一输入端均电连接；第三晶体管，被配置为：源极与所述第一电压电连接，漏极与所述第一晶体管的栅极及所述放大电路的所述第二输入端均电连接，栅极与所述放大电路的所述第一输入端电连
接；第四晶体管，被配置为：源极与所述第二电压电连接，漏极与所述第三晶体管的漏极及所述第二晶体管的栅极均电连接，栅极与所述放大电路的所述第一输入端电连接。10.根据权利要求6所述的存储器，其特征在于，所述输出电路包括：第五晶体管，被配置为：源极与第一电压电连接，栅极与所述放大电路的所述第一输入端电连接，漏极与所述第二数据线电连接；第六晶体...

【专利技术属性】
技术研发人员：王佳，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：