超级结沟槽栅终端结构及其制备方法技术

本发明专利技术提供一种超级结沟槽栅终端结构及其制备方法，其中制备方法包括：提供一其上形成有外延层的衬底；执行至少两次离子注入工艺以在所述外延层中形成type区；形成沟槽栅结构；在所述type区中以及所述type区外的外延层中形成体区；在所述type区外的所述体区中形成第一重掺杂区；在所述type区外的所述体区底部形成pillar区；形成第二重掺杂区；形成金属电极。本申请通过多步高能离子注入以在所述外延层中形成type区，利用type区补偿所述外延层，与所述外延层相互耗尽，从而降低外延层的掺杂浓度来提升终端的耐压，同时，利用所述type区中的浮空沟槽栅结构来进一步提升器件的整体耐压。耐压。耐压。

【技术实现步骤摘要】
超级结沟槽栅终端结构及其制备方法


[0001]本申请涉及半导体制造
，具体涉及一种超级结沟槽栅终端结构及其制备方法。

技术介绍

[0002]SJ
‑
DMOS(Super Junction Double
‑
diffused MOS)因其具有耐压高、导通电阻低等特点，在电源、照明等领域广泛应用。SJ
‑
DMOS终端结构对于超结的耐压和可靠性具有重要意义，由于cell区域面积比终端区域大很多，可以承受比终端区域更大的电流，因此通常需要终端结构比cell耐压更高，这样击穿点将发生在cell区，有利于提高器件整体的可靠性。
[0003]但是目前常规的超结沟槽栅终端结构在PN柱交界面上三角形电场峰值容易受到超结柱间宽度、间距、浓度等工艺偏差容易引起的器件终端表面提前击穿，不利于器件整体的抗高压击穿性能。

技术实现思路

[0004]本申请提供了一种超级结沟槽栅终端结构及其制备方法，可以解决目前常规的超结沟槽栅终端结构抗高压击穿性能较差的问题。
[0005]一方面，本申请实施例提供了一种超级结沟槽栅终端结构的制备方法，包括：
[0006]提供一衬底，所述衬底上形成有外延层；
[0007]执行至少两次离子注入工艺以在所述外延层中形成type区；
[0008]刻蚀所述外延层，以在所述type区中以及所述type区外的外延层中形成多个沟槽；
[0009]形成沟槽栅结构，所述沟槽栅结构填充所述沟槽；
[0010]执行离子注入工艺以在所述type区中以及所述type区外的外延层中形成体区；
[0011]执行离子注入工艺以在所述type区外的所述体区中形成第一重掺杂区；
[0012]执行离子注入工艺以在所述type区外的所述体区底部形成pillar区；
[0013]刻蚀所述type区外的所述第一重掺杂区和所述体区以及部分所述沟槽栅结构以形成开口；
[0014]执行离子注入工艺以在所述第一重掺杂区和所述体区中的开口的底壁和部分侧壁中形成第二重掺杂区；
[0015]形成金属电极，所述金属电极填充所述开口。
[0016]可选的，在所述超级结沟槽栅终端结构的制备方法中，执行每一次离子注入工艺以在所述外延层中形成type区的过程中，离子注入的能量为400KeV～3000KeV；离子注入的剂量为1.0E12atoms/cm2～1.0E13 atoms/cm2。
[0017]可选的，在所述超级结沟槽栅终端结构的制备方法中，在形成第二重掺杂区之后、在形成金属电极之前，所述超级结沟槽栅终端结构的制备方法还包括：
[0018]通过热退火工艺激活形成第二重掺杂区之后的半导体结构中的杂质离子。
[0019]可选的，在所述超级结沟槽栅终端结构的制备方法中，所述体区的结深小于或者等于所述沟槽的深度。
[0020]可选的，在所述超级结沟槽栅终端结构的制备方法中，所述衬底的导电类型为N型；所述外延层的掺杂离子的导电类型为N型；所述type区的掺杂离子的导电类型为P型；所述体区的掺杂离子的导电类型为P型；所述第一重掺杂区的掺杂离子的导电类型为N型；所述pillar区的掺杂离子的导电类型为P型；所述第二重掺杂区的掺杂离子的导电类型为P型。
[0021]另一方面，本申请实施例还提供了一种超级结沟槽栅终端结构，包括：
[0022]衬底，所述衬底上形成有外延层；
[0023]type区，所述type区位于所述外延层中，其中，执行至少两次离子注入工艺以在所述外延层中形成type区；
[0024]沟槽栅结构，所述沟槽栅结构位于所述type区中以及所述type区外的外延层中；
[0025]体区，所述体区位于所述type区中以及所述type区外的外延层中；
[0026]第一重掺杂区，所述第一重掺杂区位于所述type区外的所述体区中；
[0027]pillar区，所述pillar区位于所述type区外的所述体区底部；
[0028]金属电极，所述金属电极位于所述type区外的所述第一重掺杂区和所述体区中，以及位于所述type区外的部分沟槽栅结构表面；
[0029]第二重掺杂区，所述第二重掺杂区位于所述金属电极底部的所述体区中。
[0030]可选的，在所述超级结沟槽栅终端结构中，执行每一次离子注入工艺以在所述外延层中形成type区的过程中，离子注入的能量为400KeV～3000KeV；离子注入的剂量为1.0E12atoms/cm2～1.0E13atoms/cm2。
[0031]可选的，在所述超级结沟槽栅终端结构中，所述体区的结深小于或者等于所述沟槽的深度。
[0032]可选的，在所述超级结沟槽栅终端结构中，所述衬底的导电类型为N型；所述外延层的掺杂离子的导电类型为N型；所述type区的掺杂离子的导电类型为P型；所述体区的掺杂离子的导电类型为P型；所述第一重掺杂区的掺杂离子的导电类型为N型；所述pillar区的掺杂离子的导电类型为P型；所述第二重掺杂区的掺杂离子的导电类型为P型。
[0033]本申请技术方案，至少包括如下优点：
[0034]本申请执行至少两次离子注入工艺以在所述外延层中形成type区，通过多步高能离子注入以在所述外延层中形成type区，利用type区补偿所述外延层，与所述外延层相互耗尽，从而大幅度降低终端漂移区(所述外延层)的浓度，从而降低外延层的掺杂浓度来提升终端的耐压，同时，利用所述type区中的浮空沟槽栅结构来进一步提升器件的整体耐压。相较于传统的超结终端结构在PN柱交界面上三角形电场峰值容易受到超结柱间宽度、间距、浓度等工艺偏差而引起的器件终端表面提前击穿，本申请提供的超级结沟槽栅终端结构的PN结曲率半径更大，具有更好的工艺可靠性。
[0035]进一步的，本申请提供的超级结沟槽栅终端结构不随cell击穿电压的变化而变化，能够独立优化DMOS器件的cell区域和终端区域，降低优化难度，缩短研发时间。
[0036]此外，本申请提供的超级结沟槽栅终端结构的制备方法与常规的DMOS器件工艺兼
容，制备工艺的实施没有技术上的困难，不会增加制备DMOS器件的成本。
附图说明
[0037]为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0038]图1是本专利技术实施例的超级结沟槽栅终端结构的制备方法的流程图；
[0039]图2
‑
图5是本专利技术实施例的制备超级结沟槽栅终端结构的各工艺步骤中的半导体结构示意图；
[0040]图6是传统超级结沟槽栅终端结构的BV曲线和本专利技术实施例的超级结沟槽栅终端结构的BV曲线对比示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种超级结沟槽栅终端结构的制备方法，其特征在于，包括：提供一衬底，所述衬底上形成有外延层；执行至少两次离子注入工艺以在所述外延层中形成type区；刻蚀所述外延层，以在所述type区中以及所述type区外的外延层中形成多个沟槽；形成沟槽栅结构，所述沟槽栅结构填充所述沟槽；执行离子注入工艺以在所述type区中以及所述type区外的外延层中形成体区；执行离子注入工艺以在所述type区外的所述体区中形成第一重掺杂区；执行离子注入工艺以在所述type区外的所述体区底部形成pillar区；刻蚀所述type区外的所述第一重掺杂区和所述体区以及部分所述沟槽栅结构以形成开口；执行离子注入工艺以在所述第一重掺杂区和所述体区中的开口的底壁和部分侧壁中形成第二重掺杂区；形成金属电极，所述金属电极填充所述开口。2.根据权利要求1所述的超级结沟槽栅终端结构的制备方法，其特征在于，执行每一次离子注入工艺以在所述外延层中形成type区的过程中，离子注入的能量为400KeV～3000KeV；离子注入的剂量为1.0E12atoms/cm2～1.0E13atoms/cm2。3.根据权利要求1所述的超级结沟槽栅终端结构的制备方法，其特征在于，在形成第二重掺杂区之后、在形成金属电极之前，所述超级结沟槽栅终端结构的制备方法还包括：通过热退火工艺激活形成第二重掺杂区之后的半导体结构中的杂质离子。4.根据权利要求1所述的超级结沟槽栅终端结构的制备方法，其特征在于，所述体区的结深小于或者等于所述沟槽的深度。5.根据权利要求1所述的超级结沟槽栅终端结构的制备方法，其特征在于，所述衬底的导电类型为N型；所述外延层的掺杂离子的导电类型为N型；所述type区的掺杂离子的导电类型为P型；所述体区的掺杂离子的导电类型为P型...

【专利技术属性】
技术研发人员：田甜，许昭昭，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：