具有侧凹槽的垂直半导体器件制造技术

本发明专利技术题为具有侧凹槽的垂直半导体器件。半导体器件垂直安装在诸如印刷电路板(PCB)的介质上。半导体器件包括安装成垂直堆叠而无偏移的半导体管芯的块。一旦形成和封装，可在该器件中形成侧凹槽，使该器件内的每个管芯的电导体暴露。暴露于该凹槽中的电导体安装到该介质上的电接触件，以将该半导体器件电耦接到该介质。介质。介质。

【技术实现步骤摘要】
具有侧凹槽的垂直半导体器件

技术介绍

[0001]便携式消费电子设备需求的强劲增长推动了对高容量存储设备的需求。非易失性半导体存储器设备，诸如闪存存储卡，已广泛用于满足对数字信息存储和交换的日益增长的需求。它们的便携性、多功能性和坚固耐用的设计以及它们的高可靠性和大容量，使得此类存储器设备理想地用于多种电子设备中，包括例如数字相机、数字音乐播放器、视频游戏控制器、PDA、蜂窝电话和固态驱动器。
[0002]虽然已知许多不同的封装配置，但闪存存储卡通常可以被装配为系统级封装(SiP)或多芯片模块(MCM)，其中多个管芯被安装并互连在小占有面积的基板上。基板通常可以包括刚性的电介质基部，其具有在一侧或两侧上蚀刻的导电层。通常在管芯之间以及在管芯与基板之间形成键合引线，以将管芯彼此之间以及与基板进行电连接。一旦形成管芯与基板之间的电连接，则通常将组件包封在提供保护封装的模塑化合物。
[0003]为了形成键合引线，管芯必须彼此偏移，以提供对堆叠中所有管芯上的管芯接合焊盘的接触。此偏移增加了管芯堆叠的总封装长度。随着对提供更多存储容量的始终存在的需求，封装中的管芯数量正在增加，但管芯堆叠的总封装长度已成为能够引线键合到标准尺寸的半导体封装中的管芯数量的限制因素。
附图说明
[0004]图1是根据本技术的实施方案的用于形成半导体管芯的流程图。
[0005]图2是半导体晶圆的前视图，其示出了该晶圆的第一主表面。
[0006]图3是来自图2所示的晶圆的单个半导体管芯的剖视图。
[0007]图4是来自图2所示的晶圆的单个半导体管芯的透视图。
[0008]图5是根据本技术的实施方案的从晶圆切割而成的半导体管芯的堆叠的横截面边缘视图。
[0009]图6是根据本技术的实施方案的封装的半导体管芯的堆叠的横截面边缘视图。
[0010]图7和图8是根据本技术的实施方案的具有侧凹槽的半导体管芯的堆叠的透视图和边缘视图，其中该侧凹槽形成于该堆叠中。
[0011]图9是根据本技术的实施方案的具有侧凹槽的半导体管芯的堆叠的一部分的部分横截面俯视图。
[0012]图10是根据本技术的实施方案的其中半导体管芯的堆叠可以布置在其上的印刷电路板的透视图。
[0013]图11是根据本技术的实施方案的印刷电路板的透视图和垂直布置在该印刷电路板上的半导体管芯的堆叠的剖视图。
[0014]图12是根据本技术的实施方案的印刷电路板的透视图和垂直布置在该印刷电路板上的半导体管芯的堆叠的剖视图，其中树脂底部填料填充该半导体管芯的堆叠中的间隙。
具体实施方式
[0015]现在将参考附图描述本专利技术的技术，该附图在实施方案中涉及垂直安装在诸如印刷电路板(PCB)的介质上的半导体器件。半导体器件包括安装成垂直堆叠而无偏移的半导体管芯的块。一旦形成和封装，可在该器件中形成侧凹槽，使该器件内的每个管芯的电导体暴露。该电导体可以是从该器件内的半导体管芯的表面延伸的铜柱。半导体器件可以安装在PCB上，使得每个管芯的暴露电接触件电耦接到PCB。这种构型在器件中提供了半导体管芯的最佳高密度布置，其中可以将大量半导体管芯安装并电耦接到PCB，而无需基板，无需偏移半导体管芯，并且无需使用引线键合。
[0016]应当理解，本专利技术可体现为许多不同形式并且不应解释为限于本文所阐述的实施方案。相反，提供了这些实施方案，使得本公开将是周密且完整的，并且将充分地将本专利技术传达给本领域的技术人员。实际上，本专利技术旨在覆盖这些实施方案的另选方案、修改和等同物，这些均包括在由所附权利要求书所限定的本专利技术的范围和实质内。此外，在本专利技术的以下具体实施方式中，给出了许多具体细节，以便提供对本专利技术的周密理解。然而，对于本领域的普通技术人员将显而易见的是，本专利技术可在没有此类具体细节的情况下被实施。
[0017]如本文所用的术语“顶部”和“底部”、“上”和“下”以及“垂直”和“水平”及其形式可仅以举例方式和出于示例性目的，并且不旨在限制本专利技术的描述，因为所引用的项目可在位置和取向上交换。另外，如本文所用，术语“基本上”和/或“约”是指指定的尺寸或参数可在给定应用的可接受的制造公差内变化。在一个实施方案中，可接受的制造公差为
±
2.5％。
[0018]出于本公开的目的，连接可为直接连接或间接连接(例如，经由一个或多个其他部件)。在一些情况下，当第一元件被称为连接、附连或耦接到第二元件时，该第一元件和该第二元件可以彼此直接连接、附连或耦接或者彼此间接连接、附连或耦接。当第一元件被称为直接连接、附连或耦接到第二元件时，则该第一元件与该第二元件之间不存在中间元件(除了可能用于连接、附连或耦接该第一元件和该第二元件的粘合剂或熔融金属之外)。
[0019]现在将参考图1的流程图和图2至图11的视图来解释本专利技术的实施方案。最初参见图1的流程图，半导体晶圆100可作为可在步骤200中形成的晶圆材料的铸块开始。在一个示例中，形成晶圆100的铸块可以是根据柴可拉斯基法(CZ)或浮区法(FZ)生长的单晶硅。然而，在其他实施方案中，晶圆100可由其他材料并通过其他工艺形成。
[0020]在步骤204中，半导体晶圆100可从铸块上切割下来并且在第一主表面102(图2)和与表面102相对的第二主表面104(图3)两者上抛光以提供平滑表面。在步骤206中，第一主表面102可以经历各种加工步骤以将晶圆100分成一组半导体管芯106(图2至图4)。半导体管芯106可以由集成电路108形成，这些集成电路形成于基板110上方的第一主表面102中。由金属互连件112和通孔114形成的金属化层可以形成在管芯106中，以将集成电路108与第一主表面102上的金属柱120电耦接，如下所述。互连件112和通孔114的数量和图案仅以举例的方式示出，并且在另外的实施方案中可以变化。第一主表面102可以涂覆有介电材料的钝化层116。
[0021]如上所述，可以在步骤208中形成金属柱120，该金属柱从第一主表面102延伸出。柱120是从半导体管芯106的第一主表面突出的电导体。在实施方案中，可以存在单行金属柱120，但在另外的实施方案中，可以存在其他图案和数量的金属柱。金属柱120可以例如由
铜(任选地覆盖有诸如锡银(SnAg)的化合物)形成，以增强金属柱120与PCB的键合能力，如下所述。
[0022]金属柱120可以通过蚀刻钝化层116以暴露上部金属互连焊盘112a而形成于该焊盘112a的顶部上。可以在钝化层116上施加介电聚酰亚胺层122，使上部金属互连焊盘112a暴露。然后，可将UBM(凸块下金属)层123溅蚀到焊盘112a上。UBM层123可以是镍、锡、铜等。然后可以在聚酰亚胺层122上施加光致抗蚀剂层(未示出)并且进行显影以去除该光致抗蚀剂的部分，以在UBM层123上形成凹部。然后，可以通过电镀或其他沉积技术在UBM层123的顶部上的凹部中形成金属柱120。然后可以剥离光致抗蚀剂，并且可以将未被金属柱覆盖的UBM层的部分本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种被配置为安装到介质的半导体器件，所述半导体器件包括：多个半导体管芯，每个半导体管芯包括：主表面，和金属柱，所述金属柱邻近所述半导体管芯的边缘从所述主表面延伸；所述多个半导体管芯被配置为表面安装到所述介质，每个半导体管芯的所述边缘面向所述介质，所述金属柱被配置为与所述介质上的电接触件耦接。2.根据权利要求1所述的半导体器件，其中所述多个半导体管芯在块中彼此附连，所述金属柱在形成于所述块的表面中的凹槽中暴露出来。3.根据权利要求2所述的半导体器件，其中所述凹槽包括多个平行凹槽，所述多个平行凹槽中的凹槽使所述多个半导体管芯中的第一半导体管芯的所述金属柱暴露。4.根据权利要求3所述的半导体器件，其中所述凹槽进一步使附连到下一个与所述第一半导体管芯相邻的第二半导体管芯的DAF的一部分暴露。5.根据权利要求1所述的半导体器件，其中所述金属柱包括铜柱。6.根据权利要求1所述的半导体器件，其中所述金属柱包括与所述多个半导体管芯中的每个半导体管芯的所述边缘相邻的单行金属柱。7.根据权利要求1所述的半导体器件，其中所述多个半导体管芯堆叠在块中，其中每个管芯通过管芯附接膜(DAF)彼此分开。8.根据权利要求7所述的半导体器件，其中所述多个半导体管芯中的第一半导体管芯的所述金属柱掩埋在所述多个半导体管芯中的下一个与所述第一半导体管芯相邻的第二半导体管芯的所述DAF内。9.根据权利要求8所述的半导体器件，其中所述块中的所述第二半导体管芯的所述DAF贴靠所述块中的所述第一半导体管芯的所述主表面放置。10.一种半导体器件，包括：多个堆叠式半导体管芯，每个半导体管芯包括：第一主表面，所述第一主表面具有长度和宽度，第二主表面，所述第二主表面的长度和宽度对应于所述第一主表面的所述长度和所述宽度，边缘，所述边缘在所述第一主表面和所述第二主表面之间延伸，金属柱，所述金属柱邻近所述半导体管芯的所述边缘形成在所述第一主表面上，和管芯附接膜(DAF)，所述DAF位于所述第二主表面上用于将所述第二主表面附连到另一表面...

【专利技术属性】
技术研发人员：崔显炉，严俊荣，刘伟，钱中华，
申请(专利权)人：西部数据技术公司，
类型：发明
国别省市：