本发明专利技术公开了一种异构集成微系统的综合测试方法、系统及存储介质，通过最小系统对外接口USB或者PXI，进行高级应用层软件的开发，通过高级应用层软件的统一调度，可实现微系统的综合测试流程，可涵盖微系统内TSV多芯片间的通路测试、短路测试、高速同步、自测试等，可将统一的最终测试结果存储在双FPGA的存储芯片中，通过高级应用层软件可视化呈现，方便查看分析微系统内部芯片的测试数据，有效解决目前异构互连芯片间管脚的互连互通、以及读写时序的测试瓶颈问题。序的测试瓶颈问题。序的测试瓶颈问题。
【技术实现步骤摘要】
异构集成微系统的综合测试方法、系统及存储介质
[0001]本专利技术属于芯片测试
，涉及异构集成的多芯片互连互通的测试以及多芯片互连后读写时间指标的测试方法，具体涉及一种异构集成微系统的综合测试方法、系统及存储介质。
技术介绍
[0002]传统的二维芯片，目前普遍采用的片内DFT方法，片内DFT方法包括：边界扫描、内建自测试BIST以及扫描测试。
[0003]对于异构集成的多芯片微系统(比如TSV),由于TSV以及相关通路的金属断裂或者绝缘层空洞等失效模式，引起新的开路及短路故障。另外，微系统芯片的互连缺少测试访问端口，也没有与外界通信的端口，因此，使得对芯片之间的互连互通等测试变得困难重重。目前对于多芯片互连微系统来说，传统的ATE测试只能在键合后，通过微系统对外的接口，进行测试，无法保证芯片间互连的测试覆盖率。而目前常见的JTAG编程器通过JTAG进行芯片测试，会使得其他接口引脚无法直接控制和直接观测。
[0004]由于互连芯片间的连接，对外犹如不可见的黑匣子，因此，对该类产品多芯片间的综合测试变得无从下手，导致无法确定此类产品在该故障模式下的良率。
技术实现思路
[0005]为了解决上述技术问题，即传统的ATE测试无法保证芯片间互连的测试覆盖率以及通过JTAG测试无法直接控制和直接观测其他接口引脚等问题，本专利技术提供一种异构集成微系统的综合测试方法、系统及存储介质，可有效解决目前异构互连芯片间管脚的互连互通，以及管脚读写时序的测试瓶颈问题。可进一步实现微系统产品系统级的高速同步，为微系统产品的测试提供了统一的调度算法，并可通过JTAG启动互连芯片内的测试与调试模式，实现微系统产品系统级统一的测试策略，使得面向异构集成工艺的多芯片互连的综合测试变得十分简单。
[0006]为了达到上述目的，本专利技术采用如下
技术实现思路
：
[0007]一种异构集成微系统的综合测试方法，包括以下步骤：
[0008]S1:基于双FPGA搭建最小测试系统并根据最小测试系统开发应用层软件；
[0009]S2:通过S1的应用层软件与FPGA内嵌软件的互相配合统一最小测试系统的测试算法与测试策略；
[0010]S3:测试待测异构集成微系统，得出综合测试结果；
[0011]S4:将S3得到的综合测试结果进行数据存储并回传至应用层软件进行数据解析，输出解析结果；
[0012]S5:根据S4的解析结果观测待测异构集成微系统的内部故障。
[0013]优选地，S1中搭建最小测试系统时预留有USB或PXI接口。
[0014]优选地，S1所述的FPGA搭载有存储芯片并预留JTAG接口。
[0015]优选地，S3中对待测异构集成微系统的测试基于JTAG1149协议或JTAG1500协议。
[0016]优选地，S3所述的待测异构集成微系统由双SoC芯片组成。
[0017]优选地，S3所述的待测异构集成微系统基于TSV工艺实现。
[0018]优选地，在待测异构集成微系统的测试过程中包括待测异构集成微系统中互连芯片高速同步方法，具体步骤如下：
[0019]S301:配置FPGA同源时钟；
[0020]S302:通过FPGA控制异构集成微系统中互连芯片的输入输出模式并分别采集输入时钟和输出时钟；
[0021]S303:将S302采集的输入时钟和输出时钟与S301的同源时钟作对比，得出异构集成微系统中互连芯片输入模式与输出模式的时钟差；
[0022]S304:根据S303的时钟差，对异构集成微系统中互连芯片进行高速同步。
[0023]优选地，S4所述的解析结果的格式为图像或文本。
[0024]一种异构集成微系统的综合测试系统，包括：
[0025]开发模块：用于根据最小测试系统开发应用层软件；
[0026]调试模块：用于统一最小测试系统的测试算法与测试策略；
[0027]测试模块，用于对待测异构集成微系统进行测试并输出综合测试结果；
[0028]存储模块，用于存储上述综合测试结果；
[0029]解析模块，用于对存储模块中的综合测试结果进行解析，通过解析结果观测异构集成微系统产品的内部设计故障。
[0030]一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现上述异构集成微系统的综合测试方法的步骤。
[0031]相比现有技术，本专利技术具有如下有益效果：
[0032]本专利技术提供一种异构集成微系统的综合测试方法，通过双FPGA搭建最小测试系统，基于最小测试系统启动芯片内的测试与调试模式，本测试方法可复用、可重构，可实现统一的测试策略与调度算法，完成对多芯片之间互联互通的测试，进而测试异构集成微系统的互连互通故障。
[0033]另外，本专利技术通过开发应用层软件的方式提供统一的测试策略和测试算法；借助同源时钟，实现互连芯片的高速同步；衍生出两层以上，多层芯片堆叠的互连芯片的综合测试方法，异构集成工艺的多芯片互连的综合测试方法即异构集成微系统的综合测试方法，为本领域技术的深入研究提供了基础，研制一种可替代ATE测试工具的便携式测试工具，为芯片测试提供一种便携、经济、通用的新方法。
[0034]进一步地，本专利技术在搭建最小测试系统时，预留有对外接口，即USB或PXI接口，便于进行高级应用层软件的开发。
[0035]进一步地，本专利技术在搭建最小测试系统时，FPGA搭载有存储芯片并预留有JTAG接口，可将测试结果存储在FPGA搭载的存储芯片中，并且使用JTAG可对微系统内双芯片进行控制，实现多模式的切换，可切换为测试模式和调试模式，实现对各芯片的独立测试、芯片间的互连互通测试等综合测试。
[0036]进一步地，本专利技术利用FPGA的JTAG控制待测微系统的双芯片，分别进行读写操作，根据输入时钟与双芯片各自的读写建立时序对比分析，得出互连芯片间读写时序的差值，
可实现互连芯片的高速时间同步。
[0037]进一步地，本专利技术将分析结果以图像或者文本的格式显示，可更清晰地帮助测试者和使用者鉴别异构集成微系统的故障。
[0038]本专利技术还提供一种异构集成微系统的综合测试系统，本系统通过开发模块、调试模块、测试模块、存储模块和解析模块的协同配合，可完成系统级异构集成微系统的综合测试流程，可实现异构集成微系统内多芯片间的通路测试、短路测试、高速同步、自测试等多种测试。
[0039]本专利技术还提供一种计算机可读存储介质，该计算机可读存储介质存储有计算机程序，通过处理器执行计算机程序可实现异构集成微系统的综合测试方法的步骤，进而完成对多芯片之间互联互通的测试。
附图说明
[0040]图1为本专利技术实施例提供的最小测试系统结构示意图；
[0041]图2为本专利技术实施例提供的互连芯片互连互通测试控制示意图；
[0042]图3为本专利技术实施例提供的微系统统一的调度算法与调度策略控制示意图本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种异构集成微系统的综合测试方法，其特征在于，包括以下步骤：S1:基于双FPGA搭建最小测试系统并根据最小测试系统开发应用层软件；S2:通过S1的应用层软件与FPGA内嵌软件的互相配合统一最小测试系统的测试算法与测试策略；S3:测试待测异构集成微系统，得出综合测试结果；S4:将S3得到的综合测试结果进行数据存储并回传至应用层软件进行数据解析，输出解析结果；S5:根据S4的解析结果观测待测异构集成微系统的内部故障。2.根据权利要求1所述的一种异构集成微系统的综合测试方法，其特征在于，S1中搭建最小测试系统时预留有USB或PXI接口。3.根据权利要求1所述的一种异构集成微系统的综合测试方法，其特征在于，S1所述的FPGA搭载有存储芯片并预留JTAG接口。4.根据权利要求3所述的一种异构集成微系统的综合测试方法，其特征在于，S3中对待测异构集成微系统的测试基于JTAG1149协议或JTAG1500协议。5.根据权利要求1所述的一种异构集成微系统的综合测试方法，其特征在于，S3所述的待测异构集成微系统由双SoC芯片组成。6.根据权利要求1所述的一种异构集成微系统的综合测试方法，其特征在于，S3所述的待测异构集成微系统基于TSV工艺实现。7.根据权利要求1所述的一种异构集成微系统的...
【专利技术属性】
技术研发人员：匡乃亮，唐磊，郑江滨，史杨梅，李柯，梁勇，田力，
申请(专利权)人：西北工业大学，
类型：发明
国别省市：
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