一种忆阻器阵列PUF电路及其使用方法技术

本发明专利技术涉及一种忆阻器阵列PUF电路及其使用方法。其技术方案是：忆阻器阵列PUF电路包括随机延迟电路(101)、M个行控制电路(102)、N个响应输出电路(105)和忆阻器阵列(104)。当本发明专利技术工作时，先对忆阻器阵列(104)的所有阵列忆阻器(103)进行复位，然后根据外部输入的激励选中忆阻器阵列(104)中的部分行，再根据随机延迟电路(101)产生的输出信号对选中的行施加持续时间随机的正向电压，以随机减小选中行的阵列忆阻器(103)的阻值，最后对所有的阵列忆阻器(103)施加正向电压，响应输出电路(105)通过比较相邻两列电流流经负载电阻产生的电压得出响应。本发明专利技术的熵源利用率高，在具有良好的核心性能指标的前提下抗机器学习能力强。的核心性能指标的前提下抗机器学习能力强。的核心性能指标的前提下抗机器学习能力强。

【技术实现步骤摘要】
一种忆阻器阵列PUF电路及其使用方法


[0001]本专利技术属于PUF电路
具体涉及一种忆阻器阵列PUF电路及其使用方法。

技术介绍

[0002]随着电子技术的不断发展，硬件电子设备的数量呈爆发式的增长，所面临的安全问题也日益突出。目前的硬件安全防护是基于密码学中的方法来实现的，即将传统密码学中的加密手段应用到硬件电路当中，例如：AES、RSA、数字签名、哈希函数等。但是电子设备正在向嵌入式、微型化、便携式的方向发展，传统密码学中的加密算法复杂度较高，在硬件电路中实现具有较大的技术难度，会导致较多的资源消耗，并且需要把加密所用的密钥储存在非易失性存储器中，这增加了额外的硬件开销并带来了密钥泄露和丢失的隐患。
[0003]为了解决这些问题，研究人员提出了物理不可克隆函数(Physically Unclonable Function，PUF)电路的概念，在硬件安全领域作为一种全新的硬件安全保护方案备受人们的广泛关注。PUF电路是研究人员受人体指纹启发而创造出的概念。每个人的指纹都不同，因而指纹可以作为人体的唯一标识符，由于在相同工艺下制造出的电子器件的参数有差异，PUF电路则是将这种差异提取出来作为硬件设备的指纹。这种参数差异是随机的，不可控的，因而PUF电路是唯一的，不可克隆的，可以作为硬件设备的唯一标识符。PUF电路的输入信号被称作激励(Challenge)，输出信号被称为响应(Response)，输入任意激励都将产生独特且不可预测的响应，每个激励都有其唯一对应的响应。一个激励和其对应的响应称为激励响应对(Challenge Response Pairs：CRPs)。PUF电路具有唯一性和随机性等特性，即PUF一旦生产出来便是独一无二的，连生产厂家也无法复制。利用这些性质，PUF主要用于硬件安全领域，尤其是在硬件设备身份认证和防克隆等安全问题上具有独特的优势。
[0004]PUF电路根据CRPs的数量可以分为强PUF电路和弱PUF电路。强PUF电路拥有大量的CRPs，而弱PUF电路一般只有少量的CRPs。在众多强PUF电路中，忆阻器阵列PUF电路作为一种新型的PUF电路受到了研究人员的广泛关注。忆阻器阵列PUF电路以忆阻器作为基本的组成单元，由于忆阻器高阻态和低阻态的阻值分布具有随机性，并且高阻态阻值分布的分散性更强，因此可以作为良好的PUF电路熵源。忆阻器具有阈值特性，只有在外电场达到一定阈值时，忆阻器的阻值才会在高阻和低阻之间切换。此外，忆阻器还具有操作电压低、结构简单、功耗低、读写速度快、便于集成等特点，这使得忆阻器阵列PUF电路相对于其他强PUF电路具有更好的核心特性和更小的资源开销。
[0005]“一种物理不可克隆函数电路及其操作方法”(CN 113096709 A)专利技术，该技术以忆阻器处于高阻态时阻值分布的随机性作为熵源，在开始工作时首先对忆阻器阵列中所有忆阻器进行复位，根据输入的激励选中忆阻器阵列中同一行相邻两列的两个忆阻器单元，例如选中第i行、第j列和第j+1列的两个忆阻器单元。然后对第i行、第j列的忆阻器单元施加高电平电压信号，对第i行第j+1列的忆阻器单元施加低电平的信号，使所选中的两个忆阻器单元构成串联电路，并将串联电路中间分压点处的电压与设定的参考电压进行比较得出响应。该忆阻器阵列PUF电路不会受到串扰电流的影响，因此PUF电路输出响应的可靠
性较高，但是该PUF电路难以确定合适的参考电压以保证PUF电路具有良好的核心性能，并且该PUF电路没有施加任何抵抗机器学习建模攻击的措施，因而其安全性较低。
[0006]“一种采用2T2R混合结构的物理不可克隆函数电路”(CN 109547207 A)专利技术，该技术提出了一种采用2T2R混合结构的PUF电路。该PUF电路由2T2R忆阻器阵列和控制电路组成，PUF电路开始工作时首先对2T2R忆阻器阵列中所有忆阻器进行复位，使其处于高阻态，然后对2T2R忆阻器阵列中两个并联的忆阻器施加“forming”电压使忆阻器从高阻态变为低阻态，施加过“forming”电压后，两个并联忆阻器的其中一个会率先由高阻态变为低阻态并阻止另外一个变为低阻态，由于同样生产工艺下生产的同一批忆阻器的内部参数有差异，因此哪一个忆阻器变为低阻态是随机的。然后给2T2R单元中的其中一个忆阻器施加电压，将其产生的电流与参考电流比较来判断该忆阻器是否仍处于高阻态，并根据比较结果输出响应。该专利技术中的忆阻器阵列由于采用2T2R混合结构，可以防止串扰电流对输出响应的干扰，提高了可靠性，但该PUF电路同样没有设计任何抵抗机器学习建模攻击的方案，难以保证其安全性。
[0007]G.Rose等人(Rose G S,Meade C A.Performance analysis of a memristive crossbar PUF design[C]//2015 52nd ACM/EDAC/IEEE Design Automation Conference(DAC).IEEE,2015：1
‑
6.)设计了一种忆阻器阵列PUF电路，该PUF电路以忆阻器处于高阻态时阻值分布的随机性作为熵源，其特点是PUF电路中每一位激励对应忆阻器阵列中的两行忆阻器。PUF电路开始工作时首先对忆阻器阵列中的所有忆阻器进行复位，使其处于高阻态，然后根据输入的激励使得忆阻器阵列中每个激励所对应两行忆阻器中的其中一行保持高阻态不变，另外一行忆阻器的阻值由高阻态变为低阻态，最后给所有忆阻器施加读电压，比较阵列上相邻两列电流流经负载电阻产生的电压以得到PUF电路的输出响应。由于该PUF电路不需要选取参考电压，因而具有稳定的核心性能。但其工作方法决定了每位激励必须对两行忆阻器的阻值进行控制才能得到最终的输出响应，因此造成了熵源的浪费，并且该PUF电路仍不具有抗机器学习的能力。
[0008]M.Uddin等人(Uddin M,Majumder M B,Rose G S.Robustness analysis of a memristive crossbar PUF against modeling attacks[J].IEEE Transactions on Nanotechnology,2017,16(3)：396
‑
405.)在G.Rose等人的基础上对忆阻器阵列PUF电路进行了结构上的改进，使该忆阻器阵列PUF电路具有了抗机器学习的能力。其改进的方法是将PUF电路输出的两个响应再通过异或电路进行逻辑运算得到最终的PUF电路响应。这种方法增强了PUF电路的非线性特性，提高了抗机器学习的能力，但同时也减少了PUF电路响应的位数。

技术实现思路

[0009]本专利技术旨在克服现有技术的缺陷，目的是提出一种具有抗机器学习能力强、熵源利用率高和核心性能指标良好的忆阻器阵列PUF电路及其使用方法。
[0010]为实现上述目的，本专利技术采用的技术方案是：
[0011]为了叙述方便，先将下述字母所表示的物理意义统一描述如下：
[0012]i表示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种忆阻器阵列PUF电路，其特征在于所述忆阻器阵列PUF电路中：为了叙述方便，先将下述字母所表示的物理意义统一描述如下：i表示行控制电路(102)的个数，1<i≤M，M为大于1的自然数；j表示响应输出电路(105)的个数，1<j≤N，N为大于1的自然数；所述忆阻器阵列PUF电路是由随机延迟电路(101)、M个行控制电路(102)、M
×
2N个阵列忆阻器(103)组成的忆阻器阵列(104)和N个响应输出电路(105)组成；其中：随机延迟电路(101)的端子V
pulse
与电压输入端子V
pl
连接，随机延迟电路(101)的端子V
c11
、
……
、V
c1i
、
……
、V
c1M
与对应的电压输入端子V
c1
、
……
、V
ci
、
……
、V
cM
连接；随机延迟电路(101)的端子V
delay
与第1行控制电路(102)的端子V
dly1
、
……
、第i行控制电路(102)的端子V
dlyi
、
……
、第M行控制电路(102)的端子V
dlyM
分别连接；第1行控制电路(102)的端子V
chlg1
、
……
、第i行控制电路(102)的端子V
chlgi
、
……
、第M行控制电路(102)的端子V
chlgM
分别与电压输入端子V
chlg
连接；第1行控制电路(102)的端子V
c01
、
……
、第i行控制电路(102)的端子V
c0i
、
……
、第M行控制电路(102)的端子V
c0M
与对应的电压输入端子V
c1
、
……
、V
ci
、
……
、V
cM
连接；第1行控制电路(102)的端子V
rd1
、
……
、第i行控制电路(102)的端子V
rdi
、
……
、第M行控制电路(102)的端子V
rdM
分别与电压输入端子V
rd
连接；第1行控制电路(102)的端子V
cr01
、
……
、第i行控制电路(102)的端子V
cr0i
、
……
、第M行控制电路(102)的端子V
cr0M
分别与电压输入端子V
cr0
连接；忆阻器阵列(104)由M
×
2N个阵列忆阻器(103)组成；第1行控制电路(102)的端子V
out1
通过对应的字线WL1与第1行的2N个阵列忆阻器(103)的端子A
R0
连接，
……
，第i行控制电路(102)的端子V
outi
通过对应的字线WL
i
与第i行的2N个阵列忆阻器(103)的端子A
R0
连接，
……
，第M行控制电路(102)的端子V
outM
通过对应的字线WL
M
与第M行的2N个阵列忆阻器(103)的端子A
R0
连接；第1响应输出电路(105)的端子I1、端子I2通过各自的位线BL1、BL2与忆阻器阵列(104)中第1列阵列忆阻器(103)的端子A
R1
、第2列阵列忆阻器(103)的端子A
R1
对应连接，
……
，第j响应输出电路(105)的端子I
2j
‑1、端子I
2j
通过各自的位线BL
2j
‑1、BL
2j
与忆阻器阵列(104)中第2j
‑
1列阵列忆阻器(103)的端子A
R1
、第2j列阵列忆阻器(103)的端子A
R1
对应连接，
……
，第N响应输出电路(105)的端子I
2N
‑1、端子I
2N
通过各自的位线BL
2N
‑1、BL
2N
与忆阻器阵列(104)中第2N
‑
1列阵列忆阻器(103)的端子A
R1
、第2N列阵列忆阻器(103)的端子A
R1
对应连接；第1响应输出电路(105)的端子V
cr11
、
……
、第j响应输出电路(105)的端子V
cr1j
、
……
、第N响应输出电路(105)的端子V
cr1N
分别与电压输入端子V
cr1
连接；第1响应输出电路(105)的端子V
rs1
、
……
、第j响应输出电路(105)的端子V
rsj
、
……
、第N响应输出电路(105)的端子V
rsN
分别与电压输入端子V
rs
连接；第1响应输出电路(105)的端子V
cr21
、
……
、第j响应输出电路(105)的端子V
cr2j
、
……
、第N响应输出电路(105)的端子V
cr2N
分别与电压输入端子V
cr2
连接；在电压输入端子V
pl
、V
chlg
、V
rd
、V
cr0
、V
cr1
、V
rs
、V
cr2
与端子GND之间施加对应的电压信号U
pl
、U
chlg
、U
rd
、U
cr0
、U
cr1
、U
rs
、U
cr2
；在电压输入端子V
c1
、
……
、V
ci
、
……
、V
cM
与端子GND之间施加对应的电压信号U
c1
或U
c
、
……
、U
ci
或U
c
、
……
、U
cM
或U
c
；第1响应输出电路(105)的端子V
R1
、
……
、第j响应输出电路(105)的端子V
Rj
、
……
、第N响应输出电路(105)的端子V
RN
输出对应的响应电压U
R1
、
……
、U
Rj
、
……
、U
RN

【专利技术属性】
技术研发人员：甘朝晖，李江南，
申请(专利权)人：武汉科技大学，
类型：发明
国别省市：