半导体存储器件制造技术

一种半导体存储器件包括存储单元阵列、链路纠错码(ECC)引擎和管芯上ECC引擎。存储单元阵列包括多个易失性存储单元。链路ECC引擎通过对包括主数据和第一奇偶校验数据的第一码字执行第一ECC解码来提供主数据，并且基于第一ECC解码的结果产生第一错误标志。管芯上ECC引擎通过对主数据执行第一ECC编码来产生第二奇偶校验数据，响应于第一错误标志被去激活，向存储单元阵列的目标页面提供包括主数据和第二奇偶校验数据的第二码字，或者响应于第一错误标志被激活，通过改变第二码字的位中的至少一个位来产生第三码字。少一个位来产生第三码字。少一个位来产生第三码字。

【技术实现步骤摘要】
半导体存储器件
[0001]相关申请的交叉引用
[0002]本申请要求向韩国知识产权局于2021年5月18日递交的韩国专利申请No.10
‑
2021
‑
0063798和于2021年9月29日递交的韩国专利申请No.10
‑
2021
‑
0128525的优先权，其全部公开通过引用并入本文中。


[0003]示例实施例涉及存储器领域，并且更具体地，涉及半导体存储器件。

技术介绍

[0004]半导体存储器件可以被分类为诸如闪存器件的非易失性存储器件和诸如动态随机存取存储器(DRAM)的易失性存储器件。DRAM的高速运行和成本效率使DRAM可以用于系统存储器。由于DRAM的制造设计规则中的不断缩小，DRAM中的存储单元的位错误可能迅速增加，并且DRAM的产量可能下降。

技术实现思路

[0005]一些示例实施例提供了一种包括能够识别不可纠正错误的模式的管芯上纠错码(ECC)引擎的半导体存储器件。
[0006]根据本专利技术的实施例，一种半导体存储器件包括：存储单元阵列，包括与多条字线和多条位线耦接的多个易失性存储单元；链路纠错码(ECC)引擎，接收从存储器控制器接收的第一码字，其中第一码字包括主数据和第一奇偶校验数据，并且对第一码字执行第一ECC解码以从第一码字产生主数据并基于第一ECC解码的结果产生第一错误标志，第一错误标志响应于第一码字包括第一类型不可纠正错误而被激活，第一类型不可纠正错误在第一码字正从存储器控制器向半导体存储器件发送的时间期间发生；以及管芯上ECC引擎，从链路ECC引擎接收主数据，对从链路ECC引擎接收的主数据执行第一ECC编码以产生第二奇偶校验数据，产生包括主数据和第二奇偶校验数据的第二码字，并且响应于第一错误标志向存储单元阵列的第一目标页面提供第二码字和第三码字之一。响应于第一错误标志被去激活，管芯上ECC引擎将第二码字提供给存储单元阵列的第一目标页面。响应于第一错误标志被激活，管芯上ECC引擎通过基于与第一类型不可纠正错误相关联的第一类型错误模式改变第二码字的位中的至少一个位来产生第三码字，并且向存储单元阵列的第一目标页面提供第三码字。
[0007]根据本专利技术的实施例，一种半导体存储器件包括：存储单元阵列，包括与多条字线和多条位线耦接的多个易失性存储单元；链路纠错码(ECC)引擎，通过对从存储器控制器接收的包括主数据和第一奇偶校验数据的第一码字执行第一ECC解码来提供主数据，并且基于第一ECC解码的结果产生第一错误标志，第一错误标志响应于第一码字包括第一类型不可纠正错误而被激活，第一类型不可纠正错误在第一码字正从存储器控制器发送的时间期间发生；以及管芯上ECC引擎，接收主数据和预存储在存储单元阵列的第一目标页面中的码
字之一，通过对主数据执行第一ECC编码来产生第二奇偶校验数据，对预存储码字执行第二ECC解码，产生响应于预存储码字包括第二类型不可纠正错误而被激活的第二错误标志，第二类型不可纠正错误发生在第一目标页面中的存储单元中，响应于第二码字包括可纠正错误或无错误，基于第一错误标志和第二错误标志，向存储单元阵列的第二目标页面提供包括主数据和第二奇偶校验数据的第二码字，以及响应于第二码字与第一类型不可纠正错误和第二类型不可纠正错误之一相关联，通过基于与第一类型不可纠正错误和第二类型不可纠正错误相关联的不同错误模式改变第二码字的至少一个位来产生第三码字，并将第三码字提供给第二目标页面。
[0008]根据本专利技术的实施例，一种半导体存储器件包括：存储单元阵列，包括与多条字线和多条位线耦接的多个易失性存储单元；以及管芯上纠错码(ECC)引擎，在写入操作中，从存储器控制器接收数据和第一中毒标志，第一中毒标志指示数据是否为中毒数据，通过对数据执行ECC编码来产生第一奇偶校验数据，通过基于第一中毒标志将第一类型错误模式应用于包括数据和第一奇偶校验数据的第一码字来产生第二码字，并且将第二码字提供给存储单元阵列的目标页面。在读取操作中，管芯上ECC引擎从目标页面读取第二码字，通过对第二码字执行ECC解码来恢复数据，基于ECC解码的结果产生第二中毒标志和解码状态标志，并且将数据、第二中毒标志和解码状态标志发送到存储器控制器。响应于数据与中毒数据相对应，第二中毒标志被激活。响应于数据包括不可纠正错误，解码状态标志被激活。
[0009]因此，在根据示例实施例的半导体存储器件中，当管芯上ECC引擎基于主数据和预存储在目标页面中的码字中的至少一个执行存储操作时，管芯上ECC引擎可以通过将不同的错误模式应用于与从外部提供的主数据相关联的第一类型不可纠正错误和与预存储码字相关联的第二类型不可纠正错误来产生第三奇偶校验数据。此外，管芯上ECC引擎可以基于与不同错误模式匹配的校正子来识别不可纠正错误的类型。
附图说明
[0010]根据以下结合附图进行的详细描述，将更清楚地理解说明性的、非限制性的示例实施例。
[0011]图1是示出了根据示例实施例的存储器系统的框图。
[0012]图2是示出了根据示例实施例的图1的存储器系统中的存储器控制器的框图。
[0013]图3是示出了根据示例实施例的图1的存储器系统中的半导体存储器件的示例的框图。
[0014]图4示出了图3的半导体存储器件中的第一存储体阵列的示例。
[0015]图5是示出了根据示例实施例的图3的半导体存储器件中的链路ECC引擎和管芯上ECC引擎的框图。
[0016]图6示出了根据示例实施例的图5的管芯上ECC引擎中的ECC编码器的示例。
[0017]图7示出了根据示例实施例的图5的管芯上ECC引擎中的ECC解码器的示例。
[0018]图8和图9示出了主数据和数据掩码信号。
[0019]图10是示出了根据示例实施例的图1的存储器系统中的半导体存储器件的另一示例的框图。
[0020]图11示出了根据示例实施例的图5的管芯上ECC引擎中的错误数据产生器的示例
操作。
[0021]图12示出了在图11中产生第三奇偶校验数据。
[0022]图13示出了基于图11中的第三码字产生校正子。
[0023]图14示出了根据示例实施例的图5的管芯上ECC引擎中的错误数据产生器的另一示例操作。
[0024]图15示出了在图14中产生第三奇偶校验数据。
[0025]图16示出了基于图14中的第三码字产生校正子。
[0026]图17示出了图5的管芯上ECC引擎中的主数据的解码状态标志和错误状态。
[0027]图18示出了图3的半导体存储器件执行正常写入操作。
[0028]图19示出了图3的半导体存储器件执行掩码写入操作。
[0029]图20示出了图3的半导体存储器件执行掩码写入操作。
[0030]图21和图22分别示出了根据示例实施例的图5的管芯上ECC引擎中的错误数据产生器的操作。
[0031]图23是示出了操作本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器件，包括：存储单元阵列，包括与多条字线和多条位线耦接的多个易失性存储单元；链路纠错码ECC引擎，被配置为：接收从存储器控制器接收的第一码字，其中所述第一码字包括主数据和第一奇偶校验数据；以及对所述第一码字执行第一ECC解码，以从所述第一码字产生所述主数据并基于所述第一ECC解码的结果产生第一错误标志，其中所述第一错误标志响应于所述第一码字包括第一类型不可纠正错误而被激活，所述第一类型不可纠正错误在所述第一码字正从所述存储器控制器向所述半导体存储器件发送的时间期间发生；以及管芯上ECC引擎，被配置为：从所述链路ECC引擎接收所述主数据；对从所述链路ECC引擎接收的所述主数据执行第一ECC编码，以产生第二奇偶校验数据；产生包括所述主数据和所述第二奇偶校验数据的第二码字；以及响应于所述第一错误标志，向所述存储单元阵列的第一目标页面提供所述第二码字和第三码字之一，其中，响应于所述第一错误标志被去激活，所述管芯上ECC引擎将所述第二码字提供给所述存储单元阵列的所述第一目标页面，以及其中，响应于所述第一错误标志被激活，所述管芯上ECC引擎通过基于与所述第一类型不可纠正错误相关联的第一类型错误模式改变所述第二码字的位中的至少一个位来产生所述第三码字，并且将所述第三码字提供给所述存储单元阵列的所述第一目标页面。2.根据权利要求1所述的半导体存储器件，其中，所述链路ECC引擎包括链路ECC解码器，所述链路ECC解码器被配置为：使用第一ECC对所述第一码字执行所述第一ECC解码；以及响应于所述第一码字包括所述第一类型不可纠正错误，激活所述第一错误标志。3.根据权利要求1所述的半导体存储器件，其中，所述管芯上ECC引擎包括：ECC编码器，被配置为使用第二ECC对从所述链路ECC引擎接收的所述主数据执行所述第一ECC编码，以产生所述第二码字；错误数据产生器，被配置为响应于错误模式信号，通过将所述第二奇偶校验数据替换为与所述第一类型不可纠正错误相关联的第三奇偶校验数据来产生所述第三码字，或者通过将所述第一类型错误模式应用于所述第二码字来产生所述第三码字；以及解复用器，被配置为响应于所述第一错误标志将所述第二码字提供给所述错误数据产生器和所述第一目标页面之一。4.根据权利要求3所述的半导体存储器件，其中，所述错误数据产生器被配置为：响应于所述错误模式信号的第一错误模式信号，通过将所述第一类型错误模式应用于从所述解复用器接收的所述第二码字来产生所述第三码字，所述第一错误模式信号指示所述第一码字的所述主数据包括所述第一类型不可纠正错误，并且所述第一类型错误模式标识所述第一类型不可纠正错误。
5.根据权利要求4所述的半导体存储器件，其中，所述管芯上ECC引擎还包括ECC解码器，所述ECC解码器被配置为：当所述半导体存储器件正执行掩码写入操作和擦除操作之一时，对预存储在第二目标页面中的码字执行ECC解码；以及产生响应于预存储码字包括第二类型不可纠正错误而被激活的第二错误标志，所述第二类型不可纠正错误发生在存储所述预存储码字的所述第二目标页面中的存储单元中，其中，所述错误数据产生器被配置为：从所述解复用器接收所述第二码字；以及响应于所述错误模式信号的第二错误模式信号，通过将第二类型错误模式应用于所述第二码字来产生所述第三码字，以及其中，所述第二错误模式信号指示所述预存储码字包括所述第二类型不可纠正错误，并且所述第二类型错误模式不同于所述第一类型错误模式并标识所述第二类型不可纠正错误。6.根据权利要求5所述的半导体存储器件，其中，所述管芯上ECC引擎还包括：选择信号发生器，被配置为基于所述第一错误标志和所述第二错误标志来产生第一选择信号和第二选择信号；第二解复用器，与所述错误数据产生器和所述存储单元阵列连接，其中响应于所述第一选择信号的第一逻辑电平，所述第二解复用器向所述错误数据产生器提供包括所述第一类型不可纠正错误的第二码字，并且响应于所述第一选择信号的第二逻辑电平，所述第二解复用器向所述第一目标页面提供不包括所述第一类型不可纠正错误的第二码字；以及寄存器，被配置为：存储所述第一类型错误模式和所述第二类型错误模式；以及基于所述第二选择信号，向所述错误数据产生器提供指示所述第一码字的所述主数据包括所述第一类型不可纠正错误的所述第一错误模式信号和指示所述预存储码字包括所述第二类型不可纠正错误的所述第二错误模式信号之一。7.根据权利要求5所述的半导体存储器件，其中，所述错误数据产生器被配置为通过对所述第二码字和数据集执行异或运算来产生所述第三码字，以及其中，所述数据集包括默认数据、以及所述第一类型错误模式和所述第二类型错误模式之一，所述默认数据的每个位都为零。8.根据权利要求5所述的半导体存储器件，其中，所述ECC解码器包括：校正子产生电路，被配置为基于所述第二码字和所述第三码字之一产生校正子；以及解码状态标志产生器，被配置为基于所述校正子产生所述第二错误标志和指示所述主数据中的错误状态的解码状态标志。9.根据权利要求8所述的半导体存储器件，其中，所述解码状态标志产生器被配置为：响应于所述校正子与所述第一类型错误模式匹配，产生指示所述第三码字的主数据包括所述第一类型不可纠正错误的解码状态标
志。10.根据权利要求8所述的半导体存储器件，其中，所述解码状态标志产生器被配置为：响应于所述校正子与所述第二类型错误模式匹配，产生指示所述第三码字的主数据包括所述第二类型不可纠正错误的解码状态标志。11.根据权利要求8所述的半导体存储器件，其中，所述解码状态标志产生器被...

【专利技术属性】
技术研发人员：金成来，李起准，李明奎，宋英杰，张晋熏，赵诚慧，黄伊萨，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：