多晶硅干法刻蚀的方法及半导体结构的制备方法技术

本发明专利技术提供一种多晶硅干法刻蚀的方法及半导体结构的制备方法，多晶硅干法刻蚀的方法包括：提供半导体基底；于半导体基底表面形成多晶硅层；于多晶硅层表面形成光阻层，并对光阻层进行图形化，以使光阻层形成打开区与阻止区，且打开区贯穿光阻层；基于打开区对其下方的多晶硅层进行N型元素离子注入，以实现对打开区下方的多晶硅层的N型离子掺杂；对阻止区的特征尺寸进行微缩调整，得到预设特征尺寸的阻止区；基于打开区，干法刻蚀多晶硅层形成多晶硅过孔；去除光阻层。本发明专利技术通过对多晶硅层进行N型元素掺杂，使得对多晶硅层的干法刻蚀速率大幅度增加，大大降低了干法刻蚀的时间，降低了物理轰击对半导体基底的影响。降低了物理轰击对半导体基底的影响。降低了物理轰击对半导体基底的影响。

【技术实现步骤摘要】
多晶硅干法刻蚀的方法及半导体结构的制备方法


[0001]本专利技术涉及半导体工艺制备领域，特别是涉及一种多晶硅干法刻蚀的方法及半导体结构的制备方法。

技术介绍

[0002]随着互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，CMOS）工艺尺寸的持续缩小，随之，栅氧化层的厚度也逐渐降低，多晶硅栅的刻蚀就变得更具挑战性。既要保证多晶硅栅完全刻蚀干净，又不能刻蚀完栅氧化层，进而造成硅基底的损伤。
[0003]通过调节刻蚀过程中的工艺压力、射频功率及刻蚀气体的比例，可以一定程度上提高多晶硅栅和栅极氧化层的选择比，减少栅极氧化层的刻蚀量，从而避免硅基底受到损伤。但是当栅极氧化层的厚度随着CMOS节点的缩小而减薄后，单纯提高选择比只能减少多晶硅刻蚀过程中栅氧化层的化学刻蚀，而等离子体的物理轰击依旧会损伤到栅氧化层，从而导致硅基底发生损伤，出现硅基底的台阶，发生漏电的现象。
[0004]鉴于以上有必要提供一种多晶硅干法刻蚀的方法及半导体结构的制备方法，用于解决现有技术中只能通过提高选择比来本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多晶硅干法刻蚀的方法，其特征在于，所述多晶硅干法刻蚀的方法包括：S1：提供半导体基底；S2：于所述半导体基底表面形成多晶硅层；S3：于所述多晶硅层表面形成光阻层，并对所述光阻层进行图形化，以使所述光阻层形成打开区与阻止区，且所述打开区贯穿所述光阻层；S4：基于所述打开区对其下方的所述多晶硅层进行N型元素离子注入，以实现对所述打开区下方的所述多晶硅层的N型离子掺杂；S5：对所述阻止区的特征尺寸进行微缩调整，得到预设特征尺寸的所述阻止区；S6：基于所述打开区，干法刻蚀所述多晶硅层形成多晶硅过孔；S7：去除所述光阻层。2.根据权利要求1所述的多晶硅干法刻蚀的方法，其特征在于：步骤S1中，所述半导体基底包括硅衬底层及栅氧化层，所述多晶硅层与所述栅氧化层直接接触。3.根据权利要求1所述的多晶硅干法刻蚀的方法，其特征在于：步骤S2中，形成所述多晶硅层的方法为低压化学气相沉积法。4.根据权利要求1所述的多晶硅干法刻蚀的方法，其特征在于：步骤S2中，形成所述多晶硅层后，还包括测量所述多晶硅层同批次控片厚度的步骤。5.根据权利要求1所述的多晶硅干法刻蚀的方法，其特征在于：在步骤S2后，还包...

【专利技术属性】
技术研发人员：石卓，
申请(专利权)人：广州粤芯半导体技术有限公司，
类型：发明
国别省市：