【技术实现步骤摘要】
用于执行连续数据输出操作的管道锁存器电路
[0001]相关申请的交叉引用
[0002]本申请要求2021年5月10日提交的申请号为10
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2021
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0060349的韩国专利申请的优先权，其通过引用整体合并于此。
[0003]本公开总体上涉及一种包括管道锁存器电路的半导体器件。
技术介绍
[0004]通常，半导体器件包括用于输出连续数据的管道锁存器电路。管道锁存器电路是储存从存储单元阵列传输的数据并同步于时钟信号依次输出数据的电路。管道锁存器电路中的数据锁存器的数量根据待输入和锁存的数据量而变化，并且构成管道锁存器电路的数据锁存器的数量由半导体器件的等待时间信息(latency information)等确定。此外，管道锁存器电路中包括的数据锁存器可以彼此串联连接或可以彼此并联连接。
技术实现思路
[0005]根据本公开的实施例，可以提供一种电子器件，该电子器件包括：数据锁存器电路，该数据锁存器电路被配置成基于输入控制信号来锁存输入数据并且基于输出控制信号来...
【技术保护点】
【技术特征摘要】
1.一种管道锁存器电路，包括：数据锁存器电路，所述数据锁存器电路被配置成基于输入控制信号来锁存输入数据并且基于输出控制信号来将被锁存的输入数据作为锁存数据输出；感测放大电路，所述感测放大电路被配置成基于和输出控制信号来感测并放大所述锁存数据；以及数据驱动电路，所述数据驱动电路被配置成基于所述和输出控制信号来从所述锁存数据驱动输出数据。2.如权利要求1所述的管道锁存器电路，其中，当所述输入控制信号的第一比特的脉冲被生成时，所述数据锁存器电路将所述输入数据锁存到第一节点，并且当所述输出控制信号的第一比特的脉冲被生成时，所述数据锁存器电路将被锁存到所述第一节点的所述输入数据作为所述锁存数据输出。3.如权利要求2所述的管道锁存器电路，其中，当所述输入控制信号的第K比特的脉冲被生成时，所述数据锁存器电路将所述输入数据锁存到第K节点，并且当所述输出控制信号的第K比特的脉冲被生成时，所述数据锁存器电路将被锁存到所述第K节点的所述输入数据作为所述锁存数据输出，所述“K”是2或更大的自然数。4.如权利要求1所述的管道锁存器电路，进一步包括和输出控制信号生成电路，所述和输出控制信号生成电路被配置成生成所述和输出控制信号，所述和输出控制信号具有在所述输出控制信号中包括的比特之中的至少一个比特的脉冲被生成时生成的脉冲。5.如权利要求1所述的管道锁存器电路，其中，所述数据锁存器电路对所述输入数据进行反相缓冲以生成反相输入数据，基于所述输入控制信号来锁存所述反相输入数据，以及基于所述输出控制信号来将被锁存的反相输入数据作为反相锁存数据输出。6.如权利要求5所述的管道锁存器电路，其中，当所述锁存数据的电平被设置为比所述反相锁存数据的电平高出一个电平时，所述感测放大电路将所述锁存数据驱动到驱动电压并且将所述反相锁存数据驱动到接地电压，其中高出的所述电平为预设感测电平或者为高于所述预设感测电平的电平。7.如权利要求5所述的管道锁存器电路，其中，当所述反相锁存数据的电平被设置为比所述锁存数据的电平高出一个电平时，所述感测放大电路将所述反相锁存数据驱动到驱动电压并且将所述锁存数据驱动到接地电压，其中高出的所述电平为预设感测电平或者为高于所述预设感测电平的电平。8.如权利要求5所述的管道锁存器电路，其中，当所述和输出控制信号的脉冲被生成时，所述感测放大电路感测并放大所述锁存数据和所述反相锁存数据。9.如权利要求1所述的管道锁存器电路，其中，当通过对所述和输出控制信号进行反相缓冲而生成的反相和输出控制信号的脉冲被生成时，所述数据驱动电路基于所述锁存数据和反相锁存数据来驱动所述输出数据。10.如权利要求9所述的管道锁存器电路，其中，所述数据驱动电路基于所述反相和输出控制信号和所述锁存数据来生成上拉信号，基于所述反相和输出控制信号和所述反相锁存数据来生成下拉信号，以及基于所述上拉信号和所述下拉信号来驱动所述输出数据。11.一种管道锁存器电路，包括：第一数据锁存器，所述第一数据锁存器被配置成：当输入控制信号的第一比特的脉冲
被生成时将输入数据锁存到第一节点，并且当输出控制信号的第一比特的脉冲被生成时，将被锁存到所述第一节点的所述输入数据作为锁存数据输出；第二数...
【专利技术属性】
技术研发人员：金光淳，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：
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