遵循ＩＥＥＥ１１４９．１协议的通用测试ＩＰ方法技术

本发明专利技术涉及超大规模集成电路技术领域，是一种遵循ＩＥＥＥ１１４９．１协议的通用测试ＩＰ的设计方法。根据ＩＥＥＥ１１４９．１协议对ＪＴＡＧ电路的规范要求，设计一个完整的测试ＩＰ体系结构，测试ＩＰ包括一套参数化的标准测试控制逻辑库，可扩展测试逻辑功能库，可配置ＩＯ逻辑功能库，并设计自动测试矢量库，所设计的参数化功能库和所提出的参数化配置方法，实现对符合ＩＥＥＥ１１４９．１协议的不同ＡＳＩＣ电路进行相关基本和扩展功能测试。本发明专利技术方法对遵循ＩＥＥＥ１１４９．１协议的ＡＳＩＣ电路进行测试具有测试成本低廉，使用维护方便，测试对象广泛，辅助分析透明直观等特点，具有良好的推广和使用价值。

【技术实现步骤摘要】

本专利技术涉及超大规模集成电路(VLSI)的ASIC的测试
，特别是一种遵循IEEE1149.1协议的通用测试IP的方法。
技术介绍
测试成本在ASIC的生产成本中所占比重随着复杂度和规模的不断增加而不断提高，各种低成本的高效测试方法也越来越受到重视。IEEE1149.1协议定义了一种可进行边界扫描和在线调试等扩展功能的电路协议。由于IEEE1149.1协议定义的JTAG电路模块可使ASIC以较低的成本实现利用专用集成电路(ASIC)的边界扫描电路(JTAG)电路所具备的边界扫描及扩展功能，可以实现板级芯片的互连测试，芯片的在线编程、仿真、芯片的其它辅助测试(图1)。JTAG电路模块不会增加太多额外开销，又能丰富ASIC功能，具备JTAG功能已经成为中大规模数字ASIC的必然选择。对JTAG电路的测试以及利用JTAG模块对ASIC进行其它辅助测试已成为ASIC测试的必备要求。目前，针对ASIC的JTAG电路测试主要有以下几种方法，其一是利用EDA工具自动生成测试激励完成JTAG电路的测试，其二是利用部分ASIC测试仪所具备的JTAG测试功能完成JTAG电路测试。用以上两种方法进行JTAG测试完全是基于黑盒子类型的测试方式，只能简单的确定JTAG模块是能够进行正常。但测试人员无法对测试激励所测模块功能有任何了解，不能对JTAG模块的错误进行准确定位；也不能利用该测试方法并结合ASIC的JTAG功能对ASIC设计中的一些特殊技术问题(如(同步开关噪声(SSN)和(静态电源电流(Iddq)测试)作辅助分析和调试。-->
技术实现思路
本专利技术的主要内容在于根据IEEE1149.1协议对JTAG电路的规范要求，目的在于提出并设计完成了一种遵循IEEE1149.1协议的通用测试IP的设计方法。设计方法的具体内容主要包括提出了测试IP的完整架构以及利用IP的参数化设置特点对通用JTAG电路进行测试的方法流程。测试IP由参数化的标准测试控制逻辑库，参数化可扩展测试逻辑功能库，参数化可配置IO逻辑功能库，以及参数化自动测试矢量库。利用上述参数化的基本模块库，构成了一个遵循IEEE1149.1协议的测试IP平台。本专利技术方法还包括针对测试IP所提出的一种测试方法，该方法根据测试IP参数配置和灵活扩展的特点，提出完整的测试流程，利用分层次的测试方式，对对不同ASIC的JTAG电路模块的基本功能和扩展功能进行全透明的测试。图1是本专利技术测试IP的基本架构。测试IP主要由以下参数化程序模块所构成：jtag_oper.v：    测试IP的标准测试逻辑功能库；jtag_func.v：    测试IP的可扩展测试逻辑功能库；jtag_io.v        测试IP的可配置IO逻辑功能库；jtag_params.v：  测试IP的参数配置子模块；sti_in.dat：     测试输入矢量库；sti_out.dat：    测试结果输出；jtag_tb.v：      测试IP的主模块；标准测试控制逻辑库提供对IEEE1149.1协议所定义的JTAG标准电路进行测试的功能模块，包括对BYPASS、EXTEST、SAMPLE/PRELOAD、INTEST等四条核心电路功能的测试。可扩展测试逻辑功能库是针对IEEE1149.1协议所定义电路的可扩展功设计的测试模块和测试扩展接口，在本专利技术方法中，设计了3种扩展功能测试模块，ASIC的IO互连测试模块；ASIC的SSN(同步开关噪声)测试模块；ASIC的Iddq(静态工作模式电流)测试模块。参数配置子模块提供对测试IP的接口参数进行设置，测试IP通过配-->置接口参数，实现对不同ASIC的JTAG进行测试。测试输入激励的作用是为扩展功能调试提供特定的输入激励。测试结果输出是产生的测试结果，作用是方便测试人员进行二次开发或调试。测试IP的主模块负责调用功能子库的功能模块，从而实现需要的功能。IP参数的配置测试IP的主程序模块harness1.jtag_ini()；       初始化JTAG模块harness1.jtag_self_test()； 测试ASIC的JTAG功能harness1.io_in_test()；     测试ASIC的Input连接性harness1.io_out_test()；    测试ASIC的Output连接性harness1.ssn-test()；       测试ASIC的同步开关噪声harness1.tes_error()；      测试报告…………测试内容中同时包括使用本测试IP对不同ASIC中遵循IEEE1149.1协议的JTAG电路进行测试的使用方法。使用方法内容主要包括使用本测试IP的工作流程和方法，其具体内容主要是通过修改配置模块jtag_params.v完成测试IP对不同ASIC的JTAG电路逻辑、BSR单元的连接顺序匹配性设计，通过修改主测试模块jtag_tb.v中所调用的不同测试功能模块，定制所需测试的选项。通过对jtag_func.v中的功能模块按遵循IEEE1149.1协议的电路结构规范，参数化和可复用设置的模块设计方式为实现协议所规定的全部基本操作，以及包括SSN测试、Iddq测试的扩展功能测试操作提供参数化的基本测试模块的标准进行扩展，可进行扩展JTAG电路的测试。该测试IP严格遵守IEEE1149.1协议规范，功能丰富，测试IP自身提供了多种满足IEEE1149.1协议的基本测试功能和部分扩展功能，可满足各种ASIC的常规测试需求；通过配置IP的模块参数以及根据JTAG功能变化扩展测试IP的核心操作指令子库和基本功能子库，为日益普遍的JTAG电路测试以及利用JTAG功能对ASIC设计中的一些特殊技术问题提供了一个完全透明的、可复用的、可参数化配置的、可扩展升级的ASIC-->测试IP平台。一种遵循IEEE1149.1协议的通用测试IP的设计方法，根据IEEE1149.1协议对JTAG电路的规范要求，设计了一个完整的测试IP体系结构，测试IP包括一套参数化的标准测试控制逻辑库，通用可扩展测试逻辑功能库，可配置IO逻辑功能库，并设计了自动测试矢量库，利用本专利技术方法所设计的参数化功能库和本专利技术所提出的参数化配置方法，可实现对符合IEEE1149.1协议的不同ASIC电路进行相关基本和扩展功能测试。所述的遵循IEEE1149.1协议的通用测试IP的设计方法，标准测试控制逻辑库，可扩展测试逻辑功能库，可配置IO功能库(jtag_func.v、jtag_oper.v)的设计方法，遵循IEEE1149.1协议的电路结构规范，参数化和可复用设置的模块设计方式为实现协议所规定的全部基本操作，以及包括SSN测试、Iddq测试的扩展功能测试操作提供参数化的基本测试模块。所述的遵循IEEE1149.1协议的通用测试IP的设计方法，自动测试矢量库设计方法，遵循IEEE1149.1协议的规范，设计出一套可参数化配置的测试激励矢量库sti_in，激励矢量库包括预定义矢量和扩展测试矢量两部分，预定义矢量提供本专利技术所涵盖的预定义测试项目，扩展测试矢量部分通过扩展测试接口进行扩展测试设计。所述的遵循IEEE1149.1协议的通用测试IP的设计方法，通本文档来自技高网...

【技术保护点】
一种遵循ＩＥＥＥ１１４９．１协议的通用测试ＩＰ的设计方法，其特征在于：根据ＩＥＥＥ１１４９．１协议对ＪＴＡＧ电路的规范要求，设计一个完整的测试ＩＰ体系结构，测试ＩＰ包括一套参数化的标准测试控制逻辑库，可扩展测试逻辑功能库，可配置ＩＯ逻辑功能库，并设计自动测试矢量库，所设计的参数化功能库和所提出的参数化配置方法，实现对符合ＩＥＥＥ１１４９．１协议的不同ＡＳＩＣ电路进行相关基本和扩展功能测试。

【技术特征摘要】
1，一种遵循IEEE1149.1协议的通用测试IP的设计方法，其特征在于：根据IEEE1149.1协议对JTAG电路的规范要求，设计一个完整的测试IP体系结构，测试IP包括一套参数化的标准测试控制逻辑库，可扩展测试逻辑功能库，可配置IO逻辑功能库，并设计自动测试矢量库，所设计的参数化功能库和所提出的参数化配置方法，实现对符合IEEE1149.1协议的不同ASIC电路进行相关基本和扩展功能测试。2，根据权利要求1所述的遵循IEEE1149.1协议的通用测试IP的设计方法，其特征在于：标准测试控制逻辑库，可扩展测试逻辑功能库，可配置IO功能库的设计方法，遵循IEEE1149.1协议的电路结构规范，参数化和可复用设置的模块设计方式为实现协议所规定的全部基本操作，以及包括SSN测试、Iddq测试的扩展功能测试操作提供参数化的基本测试模块。3，根据权利要求1所述的遵循IEEE1149.1协议的通用测试IP的设计方法，其特征在于：自动测试矢量库设计方法，遵循IEEE1149.1协议的规范，设计出一套可参数化配置的测试激励矢量库sti_in，激励矢量库包括预定义矢量和扩展测试矢量两部分，预定义矢量所涵盖的预定义测试项目，扩展测试矢量部分通过扩展测试接口进行扩展测试设计。4，根据权利要求1所述的遵循IEEE1149.1协议的通用测试IP的设计方法，其特征在于：通用测试IP的使用方法流程方法，根据不同ASIC的JTAG电路结构特点，通过修改配置模块jtag_params.v完成测试IP对不同ASIC的JTAG电路逻辑、BSR单元的连接顺序匹配性设计，通过修改主测试模块jtag_tb.v中所调用的不同测试功能模块，定制所需测试的选项，通过对jtag_func.v中的功能模块按权利要求2的标准进行扩展，可进行扩展JTAG电路的测试。5，根据权利要求1所述的遵循IEEE1149.1协议的通用测试IP的设计方法，其具体步骤如下：第一步是设计测试IP的系统总体架构，包括对功能规范、模块划分、参数化的扩展重用方式4个方面，测试IP的模块划分是根据能以透明化的方式测试不同ASIC和测试遵循IEEE1149.1协议的标准和扩展的要求，将测试IP分为：参数化的标准测试控制逻辑库，参数化可扩展测试逻辑功能库，参数化可配置IO逻辑功能库，以及参数化自动测试矢量库，利用上述参数化的基本模块库，构成了一个遵循IEEE1149.1协议的测试IP平台，参数化设计是指测试模块中包括一个jtag_params.v模块，该模块提供一个标准易用的参数化配置接口，通过对jtag_params.v内部的IO连接顺序，不需要进行JTAG测试功能的芯片IO进行配置设计，实现对不同ASIC的参数化设计；在jtag_func.v中，定义了JTAG的标准接口、JTAG基本操作指令、测试所用时序工作方式，扩展功能的子模块设计只需根据定义的接口方式和利用测试IP的基本测试操作命令，实现对IEEE1...

【专利技术属性】
技术研发人员：吴斌，周玉梅，黑勇，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11[中国|北京]