三维堆叠存储芯片及电子设备制造技术

本申请提供一种三维堆叠存储芯片及电子设备。该三维堆叠存储芯片包括：层叠连接的若干存储晶粒和逻辑晶粒；逻辑晶粒与若干存储晶粒层叠连接，且逻辑晶粒包括与外界连通的第一接口；其中，至少一存储晶粒中设置有检测电路，至少一存储晶粒中设置的检测电路分别与第一接口连接，所述检测电路用于检测各自所属的存储晶粒的内部工作电压，并通过第一接口输出。该三维堆叠存储芯片有效减少了第一接口在三维堆叠存储芯片上的占用面积，降低了三维堆叠存储芯片的制造成本。存储芯片的制造成本。存储芯片的制造成本。

【技术实现步骤摘要】
三维堆叠存储芯片及电子设备


[0001]本专利技术涉及集成电路
，尤其涉及一种三维堆叠存储芯片及电子设备。

技术介绍

[0002]目前，通常需要对芯片的内部工作电压进行检测，以验证芯片内部各个生成器(generators)的输出是否准确，上电是否正常完成。
[0003]为此，芯片一般设置有检测电路和与外界连通的接口，检测电路用于检测芯片的内部工作电压，检测电路与接口连通，并通过接口输出检测的内部工作电压。然而，三维堆叠存储芯片上的接口及层间互连结构在三维堆叠存储芯片上的占用面积较大，成本较高。

技术实现思路

[0004]本申请提供一种三维堆叠存储芯片及电子设备，旨在解决三维堆叠存储芯片上的接口在三维堆叠存储芯片上的占用面积较大，成本较高的问题。
[0005]为解决上述技术问题，本申请采用的一个技术方案是：提供一种三维堆叠存储芯片。该三维堆叠存储芯片包括：层叠连接的若干存储晶粒和逻辑晶粒；逻辑晶粒与所述若干存储晶粒层叠连接，且所述逻辑晶粒包括与外界连通的第一接口；其中，至少一所述存储晶粒中设置有检测电路，所述至少一所述存储晶粒中设置的检测电路分别与所述第一接口连接，所述检测电路用于检测各自所属的所述存储晶粒的内部工作电压，并通过所述第一接口输出。
[0006]其中，所述三维堆叠存储芯片还包括控制元件，所述控制元件连接所述第一接口与所述检测电路，用于将所述存储晶粒的内部工作电压通过所述第一接口分别输出。
[0007]其中，所述控制元件设置于所述存储晶粒；和/或
>[0008]所述控制元件设置于所述逻辑晶粒。
[0009]其中，每一所述存储晶粒中设置一第一控制元件，其中，每一所述存储晶粒中的所述检测电路通过对应的所述第一控制元件而选择性地连接至所述第一接口，以选择性地将对应的所述检测电路检测的所述存储晶粒的内部工作电压，通过所述第一接口输出。
[0010]其中，所述若干存储晶粒中一个所述存储晶粒中设置有所述检测电路，其它所述存储晶粒分别通过所述若干存储晶粒之间的层间互连结构连接所述检测电路，以通过所述检测电路分别检测所述若干存储晶粒的内部工作电压。
[0011]其中，设置有所述检测电路的所述存储晶粒进一步设置若干第二控制元件，其中，所述检测电路分别通过所述第二控制元件和所述若干存储晶粒之间的层间互连结构，以实现所述检测电路与任一所述存储晶粒的选择性连接，且所述检测电路通过所述若干存储晶粒之间的层间互连结构和/或所述逻辑晶粒与所述若干存储晶粒之间的层间互连结构而连接所述第一接口，以藉由所述检测电路选择性地检测任一所述若干存储晶粒的内部工作电压，并通过所述第一接口输出。
[0012]其中，每一所述存储晶粒中进一步设置一个对应的第二控制元件，其中，任一所述
存储晶粒分别通过所述第二控制元件和所述若干存储晶粒之间的层间互连结构，以实现所述检测电路与任一所述存储晶粒的选择性连接，且所述检测电路通过所述若干存储晶粒之间的层间互连结构和/或所述逻辑晶粒与所述若干存储晶粒之间的层间互连结构而连接所述第一接口，以藉由所述检测电路选择性地检测任一所述若干存储晶粒的内部工作电压，并通过所述第一接口输出。
[0013]其中，设置有所述检测电路的所述存储晶粒为与所述逻辑晶粒相邻的存储晶粒。
[0014]其中，所述若干存储晶粒中部分所述存储晶粒的每一个设置有所述检测电路，部分所述存储晶粒共享同一所述检测电路。
[0015]其中，所述存储晶粒分别为动态随机存取存储器。
[0016]为解决上述技术问题，本申请采用的另一个技术方案是：提供一种电子设备，该电子设备包括上述所涉及的三维堆叠存储芯片。
[0017]本申请实施例的有益效果，区别于现有技术：本申请实施例提供的三维堆叠存储芯片及电子设备，该三维堆叠存储芯片通过设置层叠连接的若干存储晶粒和与若干存储晶粒连接的逻辑晶粒，使至少一存储晶粒中设置有检测电路，并使至少一存储晶粒中设置的检测电路分别与第一接口连接，以通过检测电路检测各自所属的存储晶粒的内部工作电压，并通过第一接口输出，从而验证各个存储晶粒内部的各个生成器的输出是否准确，上电是否正常完成。其中，由于至少一个存储晶粒中设置的检测电路共用一个第一接口，大大减少了三维堆叠存储芯片上第一接口的数量，有效减少了第一接口在三维堆叠存储芯片上的占用面积，并降低了三维堆叠存储芯片的制造成本。
附图说明
[0018]图1为本申请第一实施例提供的三维堆叠存储芯片的结构简图；
[0019]图2a为本申请一具体实施例提供的三维堆叠存储芯片的结构简图；
[0020]图2b为本申请另一具体实施例提供的三维堆叠存储芯片的结构简图；
[0021]图2c为本申请第二实施例提供的三维堆叠存储芯片的结构简图；
[0022]图3为本申请第三实施例提供的三维堆叠存储芯片的结构简图；
[0023]图4为本申请第四实施例提供的三维堆叠存储芯片的结构简图；
[0024]图5为本申请第五实施例提供的三维堆叠存储芯片的结构简图；
[0025]图6为本申请第六实施例提供的三维堆叠存储芯片的结构简图；
[0026]图7为本申请第七实施例提供的三维堆叠存储芯片的结构简图；
[0027]图8为本申请一实施例提供的电子设备的结构示意图。
[0028]附图说明标记
[0029]三维堆叠存储芯片10；存储晶粒1；检测电路11；第一控制元件12；第二控制元件13；逻辑晶粒2；第一接口21；控制元件3。
具体实施方式
[0030]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他
实施例，都属于本申请保护的范围。
[0031]本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后
……
)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0032]在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维堆叠存储芯片，其特征在于，包括：层叠连接的若干存储晶粒；逻辑晶粒，与所述若干存储晶粒层叠连接，且所述逻辑晶粒包括与外界连通的第一接口；其中，至少一所述存储晶粒中设置有检测电路，所述至少一所述存储晶粒中设置的检测电路分别与所述第一接口连接，所述检测电路用于检测各自所属的所述存储晶粒的内部工作电压，并通过所述第一接口输出。2.根据权利要求1所述的三维堆叠存储芯片，其特征在于，所述三维堆叠存储芯片还包括控制元件，所述控制元件连接所述第一接口与所述检测电路，用于将所述存储晶粒的内部工作电压通过所述第一接口分别输出。3.根据权利要求2所述的三维堆叠存储芯片，其特征在于，所述控制元件设置于所述存储晶粒；和/或所述控制元件设置于所述逻辑晶粒。4.根据权利要求3所述的三维堆叠存储芯片，其特征在于，每一所述存储晶粒中设置一第一控制元件，其中，每一所述存储晶粒中的所述检测电路通过对应的所述第一控制元件而选择性地连接至所述第一接口，以选择性地将对应的所述检测电路检测的所述存储晶粒的内部工作电压，通过所述第一接口输出。5.根据权利要求1所述的三维堆叠存储芯片，其特征在于，所述若干存储晶粒中一个所述存储晶粒中设置有所述检测电路，其它所述存储晶粒分别通过所述若干存储晶粒之间的层间互连结构连接所述检测电路，以通过所述检测电路分别检测所述若干存储晶粒的内部工作电压。6.根据权利要求5所述的三维堆叠存储芯片，其特征在于，设置有所述检测电路的所述存储晶粒进一步设置若干第二控制元件，其中，所述检测...

【专利技术属性】
技术研发人员：白泽青，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：