一种闪存结构及其制作方法技术

本发明专利技术提供一种闪存结构及其制作方法，该制作方法在刻蚀源线区域的逻辑多晶硅层、隔离层及浮栅多晶硅层时，依次采用了第一刻蚀条件、第二刻蚀条件及第三刻蚀条件，可以避免位于相邻两个浮栅多晶硅层之间的间隙中的逻辑多晶硅层早于所述浮栅多晶硅层被消耗完毕，最终确保既去除干净源线区域的浮栅多晶硅层，又确保源线区域的非浮栅区域停在栅极介质层，不会造成该区域的衬底损失。相对于有衬底损失的工艺，本发明专利技术的闪存结构的制作方法可以显著降低源线电阻，例如可以从约1500 ohm/sq降低到约400 ohm/sq，从而显著减少了在读操作时的压降，明显改善低电源电压时读状态下的耐久性。明显改善低电源电压时读状态下的耐久性。明显改善低电源电压时读状态下的耐久性。

【技术实现步骤摘要】
一种闪存结构及其制作方法


[0001]本专利技术属于半导体集成电路
，涉及一种闪存结构及其制作方法。

技术介绍

[0002]快闪存储器（Flash Memory，闪存）)是一种非挥发性存储集成电路，其主要特点是工作速度快、单元面积小、集成度高、可靠性好、可重复擦写10万次以上，数据可靠保持超过10年。
[0003]Flash分为NAND flash和NOR flash，均是使用浮栅场效应管(Floating Gate FET)作为基本存储单元来存储数据的，浮栅场效应管共有四个端电极，分别是为源（Source）、漏（Drain）、控制栅（Control Gate）和浮栅（Floating Gate），Flash与普通MOS管的主要区别在于浮栅。Flash通过浮栅注入和释放电荷表征
‘0’
和
‘1’
。当向浮栅注入电荷后，漏和源之间存在导电沟道，从漏极读到
‘0’
；当浮栅中没有电荷时，漏和源间没有导电沟道，从漏极读到
‘1’
。往浮栅注入电子的数目不同，对应晶体管的阈值电压（Vt）也不同，其中，当往控制栅上加电压，如果控制电压大于阈值电压，那么该晶体管就导通，否则就截止，从而通过位线上是否能检测到电流，可以区分不同的状态。
[0004]针对Flash常见的一些失效问题，为了保证可靠性，会关注两项测试：数据保持能力（Data Retention)和耐久性测试(Endurance)。数据保持能力是非易失性存储器单元在可接受的时间段内保持编程状态的能力。耐久性测试是为了表征非易失性存储器经过多次编程/擦除（P/E)而不失效的最大P/E次数，其中，每次写入或擦除过程都会导致浮栅的物理损耗，浮栅被磨的越来越薄，最终导致数据无法正常存储。在耐久性测试中，通过重复擦除
‑
写入特定的次数后读取阈值电压，从阈值电压的变化趋势，获得其耐久性能的体现，通常的业界标准在10万～100万次的编程、擦除循环。
[0005]现有Flash工艺技术在堆叠栅刻蚀后形成的源线（SL）处有硅凹陷（Si_Recess）。这种有硅凹陷的源线阻值较大（约为1500 ohm/sq），在读操作时会有压降（IR drop），影响低电源电压（Vcc）下的耐久性（endurance performance）。
[0006]因此，如何改进闪存制作工艺，以减小源线电阻，提高低电源电压下的读电流，改善低电源电压时读状态下的耐久性，成为本领域技术人员亟待解决的一个重要技术问题。
[0007]应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的
技术介绍
部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

技术实现思路

[0008]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种闪存结构的制作方法，用于解决现有技术中源线电阻较大，不利于闪存结构耐久性的问题。
[0009]为实现上述目的及其他相关目的，本专利技术提供一种闪存结构的制作方法，包括以下步骤：
提供一半导体层，依次形成隔离层、逻辑多晶硅层于所述半导体层上，所述半导体层包括衬底、位于所述衬底上的栅介质层及位于所述栅介质层上并在水平方向上间隔排列的多条浮栅多晶硅层，所述隔离层共形覆盖于所述栅介质层及所述浮栅多晶硅层的表面，所述逻辑多晶硅层位于所述隔离层上；形成图形化的掩膜层于所述逻辑多晶硅上，所述掩膜层中具有开口，所述开口显露预先定义的源线区域的所述逻辑多晶硅层；基于所述掩膜层采用第一刻蚀条件刻蚀所述源线区域的所述逻辑多晶硅层直至侦测到位于所述浮栅多晶硅层上的所述隔离层的顶面，所述第一刻蚀条件中，所述逻辑多晶硅层与所述隔离层的刻蚀选择比大于2；基于所述掩膜层采用第二刻蚀条件刻蚀所述源线区域的所述隔离层及所述逻辑多晶硅层直至显露所述浮栅多晶硅层，所述第二刻蚀条件中，所述隔离层与所述逻辑多晶硅层的刻蚀选择比范围是0.9
‑
1.1；基于所述掩膜层采用第三刻蚀条件刻蚀所述源线区域的所述浮栅多晶硅层、所述逻辑多晶硅层及所述隔离层直至显露栅介质层，所述第三刻蚀条件中，多晶硅与所述栅介质层的刻蚀选择比大于2。
[0010]可选地，所述第二刻蚀条件中，所述逻辑多晶硅层与所述隔离层的刻蚀选择比为1。
[0011]可选地，所述第二刻蚀条件中，刻蚀气体包括SF6及CF4。
[0012]可选地，所述刻蚀气体中，SF6与CF4的比例范围是1:1
‑
3:1。
[0013]可选地，所述第一刻蚀条件中，刻蚀气体包括Cl2。
[0014]可选地，所述第三刻蚀条件中，刻蚀气体包括HBr。
[0015]可选地，所述第一刻蚀条件、所述第二刻蚀条件及所述第三刻蚀条件中，刻蚀气体流量范围均为10
‑
100 sccm（标准公升每分钟）。
[0016]可选地，所述衬底的材质包括硅，所述栅介质层的材质包括氧化硅，所述隔离层包括氧化硅层
‑
氮化硅层
‑
氧化硅层叠层。
[0017]可选地，所述衬底中设有多个浅沟槽隔离结构，在垂直于所述源线区域的方向上，多个所述浅沟槽隔离结构分布于所述源线区域的两侧。
[0018]本专利技术还提供一种闪存结构的制作方法，所述闪存结构是采用如上任意一项所述的闪存结构的制作方法制作得到，包括：衬底；在所述衬底上自下而上依次堆叠的栅介质层、浮栅多晶硅层、隔离层及控制栅多晶硅层；源区，位于所述衬底中并位于所述浮栅多晶硅层的一侧，所述源区的顶面与所述衬底的顶面齐平或大致齐平。
[0019]如上所述，本专利技术的闪存结构的制作方法在刻蚀源线区域的逻辑多晶硅层、隔离层及浮栅多晶硅层时，依次采用了第一刻蚀条件、第二刻蚀条件及第三刻蚀条件，可以避免位于相邻两个浮栅多晶硅层之间的间隙中的逻辑多晶硅层早于所述浮栅多晶硅层被消耗完毕，最终确保既去除干净源线区域的浮栅多晶硅层，又确保源线区域的非浮栅区域停在栅极介质层，不会造成该区域的衬底损失。相对于有衬底损失的工艺，本专利技术的闪存结构的
制作方法可以显著降低源线电阻，例如可以从约1500ohm/sq降低到约400ohm/sq，从而显著减少了在读操作时的压降，明显改善低电源电压时读状态下的耐久性。
附图说明
[0020]图1显示为闪存堆叠栅刻蚀前沿源线的剖面结构示意图。
[0021]图2显示为逻辑栅刻蚀及阻挡层刻蚀后所得结构的剖面结构示意图。
[0022]图3显示为浮栅多晶硅层刻蚀后硅衬底的剖面结构示意图。
[0023]图4显示为本专利技术的闪存结构的制作方法的流程图。
[0024]图5显示为本专利技术的闪存结构的制作方法提供一半导体层并依次形成隔离层、逻辑多晶硅层于所述半导体层上后所得结构沿第一剖面线的剖面结构示意图。
[0025]图6显示为本专利技术的闪存结构的制作方法提供一半导体层并依次形成本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种闪存结构的制作方法，其特征在于，包括以下步骤：提供一半导体层，依次形成隔离层、逻辑多晶硅层于所述半导体层上，所述半导体层包括衬底、位于所述衬底上的栅介质层及位于所述栅介质层上并在水平方向上间隔排列的多条浮栅多晶硅层，所述隔离层共形覆盖于所述栅介质层及所述浮栅多晶硅层的表面，所述逻辑多晶硅层位于所述隔离层上；形成图形化的掩膜层于所述逻辑多晶硅上，所述掩膜层中具有开口，所述开口显露预先定义的源线区域的所述逻辑多晶硅层；基于所述掩膜层采用第一刻蚀条件刻蚀所述源线区域的所述逻辑多晶硅层直至侦测到位于所述浮栅多晶硅层上的所述隔离层的顶面，所述第一刻蚀条件中，所述逻辑多晶硅层与所述隔离层的刻蚀选择比大于2；基于所述掩膜层采用第二刻蚀条件刻蚀所述源线区域的所述隔离层及所述逻辑多晶硅层直至显露所述浮栅多晶硅层，所述第二刻蚀条件中，所述隔离层与所述逻辑多晶硅层的刻蚀选择比范围是0.9
‑
1.1；基于所述掩膜层采用第三刻蚀条件刻蚀所述源线区域的所述浮栅多晶硅层、所述逻辑多晶硅层及所述隔离层直至显露所述栅介质层，所述第三刻蚀条件中，多晶硅与所述栅介质层的刻蚀选择比大于2。2.根据权利要求1所述的闪存结构的制作方法，其特征在于：所述第二刻蚀条件中，所述逻辑多晶硅层与所述隔离层的刻蚀选择比为1。3.根据权利要求1所述的闪存结构的制作方法，其特征在于：所述第二刻蚀条件中，刻蚀气体包括SF6及CF4。4.根据权利要求3所...

【专利技术属性】
技术研发人员：沈安星，廖军，李军，
申请(专利权)人：广州粤芯半导体技术有限公司，
类型：发明
国别省市：