一种复用cordic核的二阶锁频辅助三阶锁相的载波跟踪环路制造技术

本发明专利技术公开一种复用cordic核的二阶锁频辅助三阶锁相的载波跟踪环路，属于通信系统领域。为了能在低信噪比、大多普勒动态的条件下实现对信号的精确跟踪，本发明专利技术利用锁相环对相位跟踪的精确性以及锁频环对大动态、信噪比较高的容忍性特点，将两者的优点充分结合在一起，锁频环对载波频率进行快速的锁定，锁相环在锁频环快速跟踪的基础上对载波相位进行进一步的跟踪，双环路保障能在同步初期快速追上频率偏移，且在同步后期能够稳定跟踪相位。同时锁相环与锁频环复用同一个cordic核，节省了系统的逻辑资源。在信噪比较低、多普勒变化率较大的条件下，可以完成对接收信号相位的精准同步，提升环路的动态性能。提升环路的动态性能。提升环路的动态性能。

【技术实现步骤摘要】
一种复用cordic核的二阶锁频辅助三阶锁相的载波跟踪环路


[0001]本专利技术涉及通信系统
，特别涉及一种复用cordic核的二阶锁频辅助三阶锁相的载波跟踪环路。

技术介绍

[0002]高超声速飞行器具有非常快的飞行速度和非常高的飞行高度，在军用和民用中具有十分重要的意义。但是正是因为其飞行半径以及飞行高度的原因，通信信号会受到大气衰减、雨衰或者黑障等影响，接收信号的信噪比较小，信号动态范围较大；尤其是飞行器的飞行速度较快，且因飞行需要会进行加速或者减速，给通信带来了巨大的多普勒以及多普勒变化率，大大的增加了接收机对下行信号伪码的捕获与跟踪难度。
[0003]现有的通信系统一般采用的扩频通信系统都是直接伪码扩频加上BPSK调制的信号方式，因此在设计相应的动态接收机时，都会包括载波环路与伪码环路，这两个环路互相协调，共同工作。通过研究表明，伪码环路的鲁棒性更强，因此通信系统的跟踪性能更多的是由载波环路决定，也就是说锁相环的设计尤为重要。
[0004]PLL(Phase Lock Loop，锁相环)是根据输入时钟产生出与之对应的倍/除频时钟，其中，输入/出时钟与倍频时钟是最主要的应用。FLL(Frequency Lock Loop，锁频环)则是动态运用的自动频率微调电路，主要用于频率的精确跟踪。
[0005]锁相环的环路带宽较窄，能够紧密的跟踪信号，且可以以较低的误码率解调出数据。但是动态应力的容忍性较差是其缺点，当环路中的噪声较多或者进入环路中的多普勒频率偏移较大时，锁相环就无法锁定信号。也就是说，在高动态环境下，需要锁相环的带宽较宽，但同时锁相环的跟踪性能和抗噪声性能就会降低，而如果锁相环的带宽较窄，则收敛速度较慢，无法满足通信系统快速捕获的要求。因此传统的二阶或者三阶锁相环无法在较宽的信号带宽下完成信号的快速锁定，实现对信号的跟踪。
[0006]而锁频环相较于锁相环而言，环路带宽较宽，动态性能较好，且可以跟踪出更低信噪比的信号。但是锁频环对信号的跟踪却不够紧密，当环路噪声较高时，对载波相位的估计值不够精确，因此解调出的数据误码率可能较高。
[0007]在C波段扩频通信系统中，下行信号的载波多普勒达到
±
800kHz，多普勒变化率达到
±
20kHz/s。当接收机接收到下行信号则先进行捕获工作，可以将剩余频偏估计在
±
500Hz以内，然后再送入载波环路进行精确地跟踪工作，但是由于多普勒动态较大，且变化速率较快，在低信噪比条件下，使用传统的二阶或者三阶锁相环不仅消耗时间较长，且极易出现环路失锁的问题，无法完成对信号的快速跟踪工作。

技术实现思路

[0008]本专利技术的目的在于提供一种复用cordic核的二阶锁频辅助三阶锁相的载波跟踪环路，以提高环路的信噪比动态适应性以及大多普勒动态适应性，在提高相位测量精度的同时更快的锁定卫星下行信号，完成对下行信号的精确跟踪。
[0009]为解决上述技术问题，本专利技术提供了一种复用cordic核的二阶锁频辅助三阶锁相的载波跟踪环路，包括平方运算模块、延时模块、共轭相乘模块、两个Arctan计算模块、二阶环路滤波器、三阶环路滤波器以及数控振荡器；
[0010]延迟模块、共轭相乘模块、一个Arctan计算模块以及二阶环路滤波器组成一个锁频环，经过平方运算模块后的数据一路进入所述锁频环进行鉴频：经过延时模块延迟T后，通过共轭相乘模块乘以自身的复数共轭值，将其乘积结果进入Arctan计算模块进行arctan计算，得到载波频率与本地载波频率的误差，鉴频出的误差值经过二阶环路滤波器输出频率锁频环路值给所述数控振荡器；
[0011]另一个Arctan计算模块、三阶环路滤波器组成一个锁相环，经过平方运算模块后的数据另一路进入锁相环中进行鉴相：先进入Arctan计算模块进行arctan计算，计算出载波相位与本地载波相位的误差，鉴相出的误差值经过三阶环路滤波器输出载波相位偏差值给所述数控振荡器；
[0012]所述数控振荡器控制其产生对应频率、相位的载波信号，指导鉴频、鉴相的输出误差都为零，以实现对本地载波的频率和相位的调整。
[0013]可选的，所述平方运算模块用于去除BPSK相位π跳变对环路跟踪的影响。
[0014]可选的，所述二阶环路滤波器和所述三阶环路滤波器的用于降低噪声的影响，建立反馈环路的动态特性以及向所述数控振荡器提供合适的控制信号。
[0015]可选的，所述数控振荡器对误差信号输出相对应的频率控制字，用频率控制字控制直接数字合成器输出对应的频率相位信号；在FPGA中采用查表法，在系统时钟的控制下，由相位累加器对输入的频率控制字不断累加，得到以该频率字为步进的数字相位，再通过相位相加模块进行初始相位偏移，得到要输出的当前相位。
[0016]可选的，所述锁频环输出的频率差异值经过积分以后成为锁相环输出的相位差异。
[0017]可选的，所述锁频环与所述锁相环均用到了Arctan计算模块，鉴频和鉴相共用同一个arctan的IP核，该IP核使用串行cordic算法实现，以节省硬件资源。
[0018]可选的，所述二阶环路滤波器的传递函数为其中K为鉴频环路增益，s为环路积分器，ω
n
为特征频率且ω
n
＝B
L
/0.53，a2为二阶环路滤波器参数，B
L
为环路噪声带宽，通过调整传递函数F(s)的参数来适应不同的载波多普勒范围、多普勒变化速率以及信噪比。
[0019]可选的，所述三阶环路滤波器的传递函数为可选的，所述三阶环路滤波器的传递函数为其中K为鉴频环路增益，s为环路积分器，ω
n
为特征频率且ω
n
＝B
L
/0.7845，b3为三阶环路滤波器参数，B
L
为环路噪声带宽，通过调整传递函数F(s)的参数来适应不同的载波多普勒范围、多普勒变化速率以及信噪比。
[0020]在本专利技术提供的复用cordic核的二阶锁频辅助三阶锁相的载波跟踪环路中，为了能在低信噪比、大多普勒动态的条件下实现对信号的精确跟踪，利用锁相环对相位跟踪的精确性以及锁频环对大动态、信噪比较高的容忍性特点，充分结合二者，使锁频环去抵消大部分的动态应力，而锁相环则只需要承受较小的动态应力，因而可以缩小其环路带宽，以降
低噪声对跟踪精度的影响。本专利技术将锁相环与锁频环的优点充分结合在一起，锁频环对载波频率进行快速的锁定，锁相环在锁频环快速跟踪的基础上对载波相位进行进一步的跟踪，双环路保障能在同步初期快速追上频率偏移，且在同步后期能够稳定跟踪相位。同时锁相环与锁频环复用同一个cordic核，节省了系统的逻辑资源。在信噪比较低、多普勒变化率较大的条件下，可以完成对接收信号相位的精准同步，提升环路的动态性能。
附图说明
[0021]图1是本专利技术提供的复用cordic核的二阶锁频辅助三阶锁相的载波跟踪环路结构示意图；...

【技术保护点】

【技术特征摘要】
1.一种复用cordic核的二阶锁频辅助三阶锁相的载波跟踪环路，其特征在于，包括平方运算模块、延时模块、共轭相乘模块、两个Arctan计算模块、二阶环路滤波器、三阶环路滤波器以及数控振荡器；延迟模块、共轭相乘模块、一个Arctan计算模块以及二阶环路滤波器组成一个锁频环，经过平方运算模块后的数据一路进入所述锁频环进行鉴频：经过延时模块延迟T后，通过共轭相乘模块乘以自身的复数共轭值，将其乘积结果进入Arctan计算模块进行arctan计算，得到载波频率与本地载波频率的误差，鉴频出的误差值经过二阶环路滤波器输出频率锁频环路值给所述数控振荡器；另一个Arctan计算模块、三阶环路滤波器组成一个锁相环，经过平方运算模块后的数据另一路进入锁相环中进行鉴相：先进入Arctan计算模块进行arctan计算，计算出载波相位与本地载波相位的误差，鉴相出的误差值经过三阶环路滤波器输出载波相位偏差值给所述数控振荡器；所述数控振荡器控制其产生对应频率、相位的载波信号，指导鉴频、鉴相的输出误差都为零，以实现对本地载波的频率和相位的调整。2.如权利要求1所述的复用cordic核的二阶锁频辅助三阶锁相的载波跟踪环路，其特征在于，所述平方运算模块用于去除BPSK相位π跳变对环路跟踪的影响。3.如权利要求1所述的复用cordic核的二阶锁频辅助三阶锁相的载波跟踪环路，其特征在于，所述二阶环路滤波器和所述三阶环路滤波器的用于降低噪声的影响，建立反馈环路的动态特性以及向所述数控振荡器提供合适的控制信号。4.如权利要求1所述的复用cordic核的二阶锁频辅助三阶锁相的载波跟踪环路，其特征在于，所述数控振荡器对误差信号输出相对应的频率控制字，用频率控制字控制直接数字合成器输出对应的频率相位信号；在FPGA中采用查表法，在系统时钟的...

【专利技术属性】
技术研发人员：刘娜，陈谡，范学仕，唐茂洁，
申请(专利权)人：中科芯集成电路有限公司，
类型：发明
国别省市：