【技术实现步骤摘要】
本专利技术涉及数字摄像头图像处理，尤其是指一种基于硬件同步的图像采集控制器结构。
技术介绍
1、随着成像技术尤其是摄像头模组的快速发展，对成像品质、易用性及成本效益等方面提出了更高的要求。在采集图像数据过程中，微控制器需要接收支持硬件同步模式的摄像头模块中的图像数据，根据硬件同步信号，完成图像数据流传输。
2、垂直同步信号的电平高低意味着图像数据的帧起始、结束，水平同步信号电平的高低意味着图像数据的行起始、结束。在垂直同步、水平同步信号有效期间，利用微控制器的ahb总线时钟采集外部摄像头模块像素时钟域的图像数据。因此如何正确的识别硬件同步模式下的图像数据的起始、结束，并且正确的传输图像数据，是当前需要解决的问题。
技术实现思路
1、为解决上述技术问题，本专利技术的一种基于硬件同步的图像采集控制器结构，用于采集支持硬件同步模式的数字摄像头像素数据，包括数据同步模块、数据缓冲模块和主控模块；
2、所述的数据同步模块，将像素时钟域的像素数据传输到ahb总线时钟域，并完成数据32bits排序，进而送往数据缓冲模块；
3、所述的数据缓冲模块，在ahb总线读指令到来之前，缓存数据同步模块发送的数据；
4、所述的主控模块采用ahb总线协议，通过ahb接口配置采集数据位宽和数据排序方式；根据判断硬件同步信号是否有效，完成对硬件同步控制器的控制工作；
5、其中数据同步模块可对采集数据进行位宽选择：8bits、10bits、12bits、14
6、在本专利技术的一个实施例中，所述数据缓冲模块是深度8，位宽32位的fifo，对来自数据同步模块的32位数据进行寄存。
7、在本专利技术的一个实施例中，所述主控模块包括一个主状态机和两个子模块；两个子模块分别为：camera_reg和camera_irq；
8、camera_reg模块用于解析ahb总线协议，包含所有的配置寄存器、状态寄存器和数据寄存器；camera_irq模块用于产生中断。
9、在本专利技术的一个实施例中，所述主控模块的主状态机包括5个状态：
10、idle:主控模块处于空闲状态，此时，捕获使能capture_en禁止，当收到捕获打开使能命令后跳转到w_f_s；
11、w_f_s:主控模块处于等待帧开始状态，若检测到硬件垂直同步信号vsync下降沿，即vsync_start有效，则跳转到l_r状态；
12、l_r：主控模块处于行接收状态，此时，摄像头模块的像素数据通过数据同步模块被依次存入数据寄存器中，且产生有效信号，被送往数据缓冲模块；若检测到硬件水平同步信号hsync的上升沿，即hsync_end有效，表明行接收结束，并跳转到w_l_s；若检测到硬件同步垂直同步信号vsync的上升沿，即vsync_end有效，则表明一帧结束，并跳转到f_e；
13、w_l_s：主控模块处于等待行开始状态，此时，若检测到硬件水平同步信号hsync的下降沿，即hsync_start有效，表明行接收开始，并跳转到l_r；若检测到硬件同步垂直同步信号的上升沿，即vsync_end有效，则表明一帧结束，并跳转到f_e；
14、f_e：主控模块处于帧结束状态，若检测到硬件垂直同步信号vsync的下降沿，即vsync_start有效，则表明继续采集新的一帧，跳转到w_f_s状态；若检测到capture_en禁止，则跳转到idle。
15、本专利技术的上述技术方案相比现有技术具有以下优点：本专利技术所述的图像采集控制器结构，解决支持硬件同步模式的摄像头模块将像素数据传输到微控制器中，其中的控制器结构简单，传输可靠，适用于摄像头模块硬件支持硬件同步模式，形成良性的软硬件结合生态。
本文档来自技高网...【技术保护点】
1.一种基于硬件同步的图像采集控制器结构，用于采集支持硬件同步模式的数字摄像头像素数据，其特征在于，包括数据同步模块、数据缓冲模块和主控模块；
2.根据权利要求1所述的图像采集控制器结构，其特征在于：所述数据缓冲模块是深度8，位宽32位的FIFO，对来自数据同步模块的32位数据进行寄存。
3.根据权利要求1所述的图像采集控制器结构，其特征在于：所述主控模块包括一个主状态机和两个子模块；两个子模块分别为：camera_reg和camera_irq；
4.根据权利要求3所述的图像采集控制器结构，其特征在于：所述主控模块的主状态机包括5个状态：
【技术特征摘要】
1.一种基于硬件同步的图像采集控制器结构，用于采集支持硬件同步模式的数字摄像头像素数据，其特征在于，包括数据同步模块、数据缓冲模块和主控模块；
2.根据权利要求1所述的图像采集控制器结构，其特征在于：所述数据缓冲模块是深度8，位宽32位的fifo，对来自数据同步模块的32位数据...
【专利技术属性】
技术研发人员：贺玏，鲍宜鹏，傅建军，
申请(专利权)人：中科芯集成电路有限公司，
类型：发明
国别省市：
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