一种屏蔽栅MOSFET器件制造技术

一种屏蔽栅MOSFET器件，本发明专利技术涉及于功率半导体器件，该器件包括有下表面金属、第一导电型衬底、第一导电型外延层、器件内沟槽和位于器件外围的终端沟槽、第二导电型掺杂体区、氧化物介质层和上表面金属，所述的器件内沟槽包括有交替排列的第一类沟槽和第二类沟槽，所述的第一类沟槽包括有屏蔽栅电极和栅电极；所述的第二类沟槽包括有屏蔽栅电极；所述的终端沟槽内设有屏蔽栅电极和栅电极。第一类沟槽用于形成导通区域；第二类沟槽用于连接屏蔽栅电极和上表面金属层；终端沟槽的宽度要大于第一、二类沟槽，用于保证器件外围的击穿电压，并且用于连接栅电极和表层金属。本发明专利技术提供的屏蔽栅MOSFET器件具有独特的结构。蔽栅MOSFET器件具有独特的结构。蔽栅MOSFET器件具有独特的结构。

【技术实现步骤摘要】
一种屏蔽栅MOSFET器件


[0001]本技术涉及于功率半导体器件，特别是屏蔽栅沟槽型场效应管器件的结构及其制造方法。

技术介绍

[0002]以下将对现有的屏蔽栅沟槽型场效应管的相关技术背景进行说明。需指出的是，本文件中所述的对应位置词如“上”、“下”、“左”、“右”、“前”、“后”、“垂直”、“水平”、“竖直”是对应于参考图示的相对位置。具体实施中并不限制固定方向。需指出，附图中的器件并不一定按具体比例绘画。附图中的掺杂区和沟槽的边界所示的直线，以及由该边界所形成的尖角，在实际应用中一般并非直线和精确的角。
[0003]屏蔽栅沟槽型场效应管，作为一种新型的功率器件，具有导通电阻低，开关速度快的特点。但是制造上述结构，按照现有的制造方法，整个工艺流程共需要六到八个光刻步骤，如在定义屏蔽栅电极，隔离介质层区域以及形成P体掺杂区时，均需要利用光刻版进行光刻工艺步骤，该器件的工艺成本较为高昂，因此有必要提供一种减少光刻步骤的制造工艺以节省成本。

技术实现思路

[0004]针对上文中所提到的现有屏蔽栅沟槽型场效应管器件的问题，本技术提出一种工艺简单而且制造成本较低的屏蔽栅沟槽型场效应管结构。
[0005]一种屏蔽栅沟槽型场效应管器件,所述的器件包括有下表面金属，位于所述下表面金属上方的第一导电型衬底，位于所述的第一导电型衬底上方的第一导电型外延层、位于所述的第一导电型外延层上一个以上的器件内沟槽和位于器件外围的终端沟槽，位于所述的第一导电型外延层上方且位于沟槽之间的第二导电型掺杂体区，位于器件上表面的氧化物介质层和上表面金属，所述的器件内沟槽包括有交替排列的第一类沟槽和第二类沟槽，所述的第一类沟槽包括有屏蔽栅电极和设于所述的屏蔽栅电极上方的栅电极，所述的屏蔽栅电极和栅电极通过填充在沟槽内的绝缘物质相隔；所述的第二类沟槽包括有屏蔽栅电极，其中设于第二类沟槽内的屏蔽栅电极通过第一类接触孔连接至上表面金属；所述的终端沟槽内设有屏蔽栅电极和设于所述的屏蔽栅电极上方的栅电极，所述的屏蔽栅电极和栅电极通过填充在沟槽内的绝缘物质相隔，所述的终端沟槽的宽度要大于器件内沟槽的宽度。第一类沟槽用于形成导通区域；第二类沟槽用于连接屏蔽栅电极和上表面金属层；终端沟槽的宽度要大于第一、二类沟槽，用于保证器件外围的击穿电压，并且用于连接栅电极和表层金属。
[0006]进一步的，终端沟槽还包括有一段以上往外的延伸段沟槽，所述的延伸段沟槽内设有第二类接触孔，所述的终端沟槽通过第二类接触孔连接至上表面金属。
[0007]进一步的，该延伸段沟槽垂直于终端沟槽。
[0008]进一步的，器件内还设有第三类接触孔，所述的第三类接触孔位于器件内沟槽与
沟槽之间，用于连接第二导电型掺杂体区和第一导电型掺杂源区。
[0009]进一步的，所述的第一类接触孔、第二类接触孔和/或第三类接触孔为上大下小的倒梯形。
[0010]本技术提出的屏蔽栅沟槽型场效应管器件，具有独特的结构及制造工艺流程，比起传统结构和工艺，能节省数个光刻步骤，有效降低制造成本。
附图说明
[0011]图1本技术的一个实施例的制造工艺第二步的剖面示意图。
[0012]图2为本技术的一个实施例的制造工艺第二步的沟槽结构的部分顶示图。
[0013]图3为本技术的一个实施例的制造工艺第三步的剖面示意图。
[0014]图4为本技术的一个实施例的制造工艺第四步的剖面示意图。
[0015]图5为本技术的一个实施例的制造工艺第五步的剖面示意图。
[0016]图6为本技术的一个实施例的制造工艺第六步的剖面示意图。
[0017]图7为本技术的一个实施例的制造工艺第七步的剖面示意图。
[0018]图8为本技术的一个实施例的制造工艺第八步的剖面示意图。
[0019]图9为本技术的一个实施例的制造工艺第九步的剖面示意图。
[0020]图10为本技术的一个实施例的制造工艺第十步的剖面示意图。
[0021]图11为本技术的一个实施例的制造工艺第十一步的剖面示意图。
[0022]图12为本技术的一个实施例的制造工艺第十一步的剖面示意图。
[0023]图13A为本技术的一个实施例的部分顶示图。其中切线A
‑
A
’
的剖面结构如图12。
[0024]图13B为图13A的顶示图中切线B
‑
B
’
的剖面结构。
[0025]图13C为图13A的顶示图中切线C
‑
C
’
的剖面结构。
[0026]图14A为图13C的结构在制造工艺中第六步的剖面示意图。
[0027]图14B为图13C的结构在制造工艺中第八步的剖面示意图。
[0028]图15A为本技术的另一个实施例的制造工艺第九步的剖面示意图。
[0029]图15B为本技术的另一个实施例的制造工艺第十步的剖面示意图。
[0030]图15C为本技术的另一个实施例的制造工艺第十一步的剖面示意图。
[0031]图15D为本技术的另一个实施例的制造工艺第十二步的剖面示意图。
[0032]图15E为本技术的另一个实施例的制造工艺第十三步的剖面示意图。
具体实施方式
[0033]以下结合附图和实施例，对本技术进行详细说明。需要指出的是，在以下对本技术的屏蔽栅沟槽型场效应管器件及其制造方法的说明中，屏蔽栅沟槽型场效应管器件的半导体衬底被认为由硅(Si)材料构成。但是，该衬底亦可由其他任何适合屏蔽栅沟槽型场效应管制造的材料构成，如氮化镓(GaN)，碳化硅(SiC)等。在以下说明中，半导体区的导电类型被分为P型(第二导电型)与N型(第一导电型),一个P型导电类型的半导体区可以通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：硼(B)、铝(Al)、镓(Ga)等。一个N型导电的半导体区亦可通过向原始半导体区掺入一种或几种杂质构
成，这些杂质可以是但并不局限于：磷(P)、砷(As)、碲(Sb)、硒(Se)、质子(H
+
)等。在以下说明中，重度掺杂的P型导电的半导体区被标记为P
+
区，重度掺杂的N型导电的半导体区被标记为N
+
区。例如，在硅材料衬底中，若无特别指出，一个重度掺杂的区域的杂质浓度一般在1
×
10
19
cm
‑3至1
×
10
21
cm
‑3之间。本
人员应该知道，本技术所述的P型(第二导电型)与N型(第一导电型)可以互换。
[0034]图13A展示了本技术器件的一个可能的实施例的顶视图。其中A
‑
A
’
切线对应图12中的器件剖面结构。如图13A中，系列本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅MOSFET器件,所述的器件包括有下表面金属（209），位于所述下表面金属上方的第一导电型衬底（200），位于所述的第一导电型衬底（200）上方的第一导电型外延层（201）、位于所述的第一导电型外延层（201）上一个以上的器件内沟槽和位于器件外围的终端沟槽（252），位于所述的第一导电型外延层（201）上方且位于沟槽之间的第二导电型掺杂体区（216），位于器件上表面的氧化物介质层（206）和上表面金属（208），其特征在于，所述的器件内沟槽包括有交替排列的第一类沟槽（250）和第二类沟槽（251），所述的第一类沟槽（250）包括有屏蔽栅电极（203）和设于所述的屏蔽栅电极（203）上方的栅电极（205），所述的屏蔽栅电极（203）和栅电极（205）通过填充在沟槽内的绝缘物质相隔；所述的第二类沟槽（251）包括有屏蔽栅电极（203），其中设于第二类沟槽（251）内的屏蔽栅电极（203）通过第一类接触孔（207）连接至上表面金属（208）；所述的终端沟槽（252）内设有屏蔽栅电极（203）和设于所述的...

【专利技术属性】
技术研发人员：伍震威，梁嘉进，单建安，
申请(专利权)人：安建科技有限公司，
类型：新型
国别省市：