时钟数据恢复电路制造技术

在本发明专利技术的时钟数据恢复电路中，分频器对输入数据进行分频生成分频输入数据，相位比较器检测由电压控制振荡器生成的时钟和分频输入数据之间的相位差，生成用来消除检测出的相位差的相位差信号，电压控制振荡器根据相位差信号调整振荡频率而生成时钟，数据识别器使用由电压控制振荡器生成的时钟，识别输入数据。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及用于通信系统等中的时钟数据恢复电路(clock datarecovery circuit)，详细地说，涉及根据归零(RZReturn-to-Zero)数据生成时钟，进行数据识别的时钟数据恢复电路。
技术介绍
图13是展示例如在A.pottbcker及其它“A Si Bipolar Phase andFrequency Detector IC for Clock Extraction up to 8Gb/s”(IEEEJournal to Solid State Circuits，vol.SC-27 pp1747-1751(1992))中所示的无归零(NRZNon Return-to-Zero)数据用的现有的时钟数据恢复电路的结构的框图。图13所示的现有的时钟数据恢复电路具备相位比较器100、低通滤波器(以下称为LPF)200、电压控制振荡器(以下称为VCO)300、数据识别器400。相位比较器100对输入数据DIN和由VCO300生成的时钟CLK1的相位进行比较，检测出这2个信号的相位差。然后，向LPF200输出用模拟值表示检测出的相位差的相位差信号FEO1。LPF200向VCO300输出除去了相位差信号FEO1的高频成分而平滑化了的电压控制信号。VCO300根据电压控制信号调整振荡频率而生成时钟CLK1，并将生成的时钟CLK1输出到相位比较器100和数据识别器400。数据识别器400根据由VCO300生成的时钟CLK1，识别输入数据DIN是“0”还是“1”。图14是展示图13所示的相位比较器100的结构的框图。相位比较器100具备第1采样保持电路110、第2采样保持电路120、选择器130。第1采样保持电路110在输入数据DIN为“H”的期间对时钟CLK1的电压值进行采样，并在输入数据DIN的下降沿保持时钟CLK1的电压值。第2采样保持电路120在输入数据DIN为“L”的期间对时钟CLK1的电压值进行采样，并在输入数据DIN的上升沿保持时钟CLK1的电压值。选择器130在输入数据DIN为“H”的情况下选择第2采样保持电路120的输出SHO2，在输入数据DIN为“L”的情况下选择第1采样保持电路110的输出SHO1，并将选择出的信号作为相位差信号FEO1输出。接着，说明现有的时钟数据恢复电路的动作。首先，参照图15的时序图，说明相位比较器100的动作。图15的时序图展示了VCO300生成的时钟CLK1的相位比输入数据DIN的相位早的情况。另外，输入数据DIN以NRZ数据为“H”、“L”、“L”、“H”、“L”、“H”，即“1”、“0”、“0”、“1”、“0”、“1”的顺序输入。如果输入数据DIN从“L”变化为“H”，则第1采样保持电路110开始时钟CLK1的电压值的采样。另外，第2采样保持电路120保持输入数据DIN的上升沿的瞬间的时钟CLK1的电压值。然后，在输入数据DIN为“H”的期间，选择器130选择第2采样保持电路120的输出SHO2，并将选择出的第2采样保持电路120的输出SHO2作为相位差信号FEO1输出。如果输入数据DIN从“H”变化为“L”，则第1采样保持电路110保持输入数据DIN的下降沿的瞬间的时钟CLK1的电压值，第2采样保持电路120开始时钟CLK1的电压值的采样。然后，在输入数据DIN为“L”的期间，选择器130选择第1采样保持电路110的输出SHO1，并将选择出的第1采样保持电路110的输出SHO1作为相位差信号FEO1输出。这样，相位比较器100在输入数据DIN的变化点(上升沿和下降沿)检测输入数据DIN和时钟CLK1的上升沿之间的相位差，作为用模拟值表示检测出的相位差的信息的相位差信号FEO1输出。接着，说明现有的时钟数据恢复电路的动作。相位比较器100如上述所示那样对输入数据DIN和由VCO300生成的时钟1的相位进行比较，检测出这2个信号的相位差。然后，向LPF200输出将检测出的相位差作为模拟值的相位差信号FEO1。LPF200向VCO300输出除去了相位差信号FEO1的高频成分而平滑化了的电压控制信号。VCO300根据电压控制信号调整振荡频率而生成时钟CLK1。即，通过根据在相位比较器100中检测出的输入数据DIN的变化点和时钟CLK1的上升沿之间的相位差调整振荡频率，而使输入数据DIN和时钟CLK1的上升沿的相位符合。VCO300将生成的时钟CLK1输出到相位比较器100和数据识别器400。数据识别器400在时钟CLK1的下降沿识别输入数据DIN是“1”还是“0”。然后，将识别出的数据作为识别数据输出。输入到相位比较器100和数据识别器400的输入数据DIN信号是同一信号，因此根据电压控制信号调整振荡频率而生成的时钟CLK1的下降沿相位与输入到数据识别器400的输入数据DIN的位(bit)中央的相位一致。因此，数据识别器400如图16(a)所示那样，如果在时钟CLK1的下降沿识别输入数据DIN，则能够在成为输入数据DIN的最优识别点的位中央识别输入数据DIN。但是，由通信系统处理的数据并不只限于NRZ数据。在此，假设在上述现有技术的时钟数据恢复电路的输入数据中输入RZ数据。参照图17的时序图，说明在输入数据DIN中输入了RZ数据的情况下的相位比较器100的动作。在图17的时序图中，与上述在输入数据DIN中使用NRZ数据的情况一样，VCO300生成的时钟CLK1的相位也比输入数据DIN的相位早，在输入数据DIN中输入RZ数据的“100101”。如果输入数据DIN从“L”变化为“H”，则第1采样保持电路110开始对时钟CLK1的电压值的采样，第2采样保持电路120保持输入数据DIN的上升沿的瞬间的时钟CLK1的电压值。然后，在输入数据DIN为“H”的期间，选择器130选择第2采样保持电路120的输出SHO2，并将选择出的第2采样保持电路120的输出SHO2作为相位差信号FEO1输出。如果输入数据DIN从“H”变化为“L”，则第1采样保持电路110保持输入数据DIN的下降沿的瞬间的时钟CLK1的电压值，第2采样保持电路120开始对时钟CLK1的电压值的采样。然后，在输入数据DIN为“L”的期间，选择器130选择第1采样保持电路110的输出SHO1，并将选择出的第1采样保持电路110的输出SHO1作为相位差信号FEO1输出。由于由VCO300生成的时钟CLK1的相位也比输入数据DIN的相位早，所以在输入数据DIN从“H”变化为“L”的情况下，如图17所示，输入数据DIN的下降沿的瞬间的时钟CLK1保持“H”。因此，第1采样保持电路110的输出SHO1和第2采样保持电路120的输出SHO2成为不同的值。本来，在输入数据DIN和时钟CLK1处于固定的相位关系的情况下，作为相位比较器100的输出的相位差信号FEO1也必须是固定的。但是，在向上述现有技术的时钟数据恢复电路输入了RZ数据的情况下，在图17中用点划线所示的理想的相位差信号FEO1的值与实际选择器130输出的相位差信号FEO1产生偏差。另外，在由VCO300生成的时钟CLK1的相位比输入数据DIN的相位早的情况下，相位差信号FEO1的偏差在输入数据DIN为“L”的期间中持续。即，相本文档来自技高网...

【技术保护点】
一种时钟数据恢复电路，其特征在于包括：根据由电压控制振荡器生成的时钟，识别输入数据的数据识别器；对上述输入数据进行分频的分频器；检测由上述电压控制振荡器生成的时钟和在上述分频器中分频了的输入数据之间的相位差，生成用来 消除该检测出的相位差的相位差信号的相位比较器；根据上述相位差信号调整振荡频率而生成上述时钟，并输出到上述数据识别器和上述相位比较器的上述电压控制振荡器。

【技术特征摘要】

【专利技术属性】
技术研发人员：户塚洋史，田上仁之，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]